KR100729051B1 - Semiconductor package and its manufacturing method - Google Patents

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Abstract

이 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 웨이퍼상에서 대부분의 패키징 공정이 완료되어, 공정상 취급이 용이하고 일괄작업이 가능한 동시에, 패키징 공정이 완료된 후, 백그라인딩을 수행할 수 있고, 또한 다수의 반도체칩을 스택할 수 있도록, 상면 내주연에 다수의 입출력패드가 형성된 제1반도체칩과; 상기 제1반도체칩의 상면으로서, 입출력패드가 형성되지 않은 내주면에 접착수단이 개재되어 접착되고, 상면에는 다수의 입출력패드가 형성된 제2반도체칩과; 상기 제2반도체칩의 외주연과 상기 제1반도체칩의 입출력패드 사이에, 상기 접착수단에 의해 접착된 다수의 리드와; 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 상기 리드를 연결하는 다수의 도전성와이어와; 상기 제1반도체칩의 상면, 상기 제1반도체칩의 입출력패드, 제2반도체칩의 입출력패드, 도전성와이어 및 리드가 봉지재로 봉지되어 형성된 봉지부를 포함하여 이루어진 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method for manufacturing the same, wherein most of the packaging process is completed on the wafer, which allows easy handling and batch operation on the wafer, and can also perform backgrinding after the packaging process is completed. A first semiconductor chip having a plurality of input / output pads formed on an inner circumference of a top surface thereof so as to stack a plurality of semiconductor chips; A second semiconductor chip as an upper surface of the first semiconductor chip, the second semiconductor chip having a plurality of input / output pads formed thereon and bonded to an inner circumferential surface on which no input / output pad is formed; A plurality of leads bonded between the outer circumference of the second semiconductor chip and the input / output pad of the first semiconductor chip by the bonding means; A plurality of conductive wires connecting the leads and the input / output pads of the first semiconductor chip and the second semiconductor chip; And an encapsulation portion formed by encapsulating an upper surface of the first semiconductor chip, an input / output pad of the first semiconductor chip, an input / output pad of the second semiconductor chip, a conductive wire, and a lead with an encapsulant.

Description

반도체패키지 및 그 제조 방법{Semiconductor package and its manufacturing method}Semiconductor package and its manufacturing method

도1은 종래의 반도체패키지를 도시한 단면도이다.1 is a cross-sectional view showing a conventional semiconductor package.

도2는 본 발명에 의한 반도체패키지를 도시한 단면도이다.2 is a cross-sectional view showing a semiconductor package according to the present invention.

도3은 본 발명에 의한 다른 반도체패키지를 도시한 단면도이다.3 is a cross-sectional view showing another semiconductor package according to the present invention.

도4a 내지 도4f는 본 발명에 의한 반도체패키지의 제조 방법을 도시한 순차 설명도이다.4A to 4F are sequential explanatory diagrams showing a method of manufacturing a semiconductor package according to the present invention.

도5a 내지 도5i는 본 발명에 의한 반도체패키지의 다른 제조 방법을 도시한 순차 설명도이다.5A to 5I are sequential explanatory diagrams showing another method for manufacturing a semiconductor package according to the present invention.

- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-

101; 본 발명에 의한 반도체패키지101; Semiconductor package according to the present invention

1; 제1반도체칩 1a; 제1반도체칩의 입출력패드One; First semiconductor chip 1a; I / O pad of the first semiconductor chip

2; 제2반도체칩 2a; 제2반도체칩의 입출력패드2; Second semiconductor chip 2a; I / O pad of the second semiconductor chip

3; 접착수단 4; 리드3; Bonding means 4; lead

4a; 수평편 4b; 수직편4a; Horizontal piece 4b; Vertical

5; 도전성와이어 6; 봉지부5; Conductive wire 6; Encapsulation

102; 본 발명에 의한 다른 반도체패키지 102; Another semiconductor package according to the present invention                 

11; 제1반도체칩 11a; 제1반도체칩의 입출력패드11; A first semiconductor chip 11a; I / O pad of the first semiconductor chip

12; 제2반도체칩 12a; 제2반도체칩의 입출력패드12; Second semiconductor chip 12a; I / O pad of the second semiconductor chip

21; 제1섭스트레이트 22; 제2섭스트레이트21; First substrate 22; Second Substrate

22a; 관통공 22b; 절개공22a; Through hole 22b; Incision

23; 도전성와이어 24; 봉지부23; Conductive wires 24; Encapsulation

25; 도전성볼25; Conductive ball

본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 보다 상세하게 설명하면 반도체칩이 스택되고, 또한 반도체칩의 크기에 거의 가까운 스택형 칩스케일(Stack Type Chip Scale) 반도체패키지 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method for manufacturing the same. More specifically, the present invention relates to a stack type chip scale semiconductor package in which a semiconductor chip is stacked and substantially close to the size of the semiconductor chip. will be.

통상 칩스케일 반도체패키지는 박층 구조의 인쇄회로기판과 볼 배열(Ball Array) 방식을 이용하여 패키지의 크기를 반도체칩의 크기에 가깝게 만든 것을 말한다. 이러한 칩스케일 반도체패키지는 빠른 속도로 동작하면서도 실장에 필요한 면적에 대해서는 최소의 면적만을 필요로 하고, 또한 공간과 속도의 조건을 만족시켜야 하는 통신기기, 셀룰러 폰, 노트북, 무선 시스템 등의 요구를 충족시키게 적합함으로써, 최근 급속하게 이용되고 있는 추세이다.In general, the chip-scale semiconductor package refers to a package size that is made close to the size of a semiconductor chip by using a thin-layered printed circuit board and a ball array method. These chip-scale semiconductor packages operate at a high speed but require only a minimum area for mounting and meet the requirements of communication devices, cellular phones, laptops, and wireless systems that must meet space and speed requirements. It is a trend that is being used rapidly in recent years by being suitable to make it.

이러한 칩스케일 반도체패키지(100')(이하, 단순히 반도체패키지(100')로 칭함')가 도1에 도시되어 있으며, 이를 참조하여 종래의 구조를 간단히 설명하면 다 음과 같다.Such a chip scale semiconductor package 100 '(hereinafter, simply referred to as a semiconductor package 100') is shown in FIG. 1, and a conventional structure will be briefly described with reference to the following.

먼저, 하면의 둘레 주변에는 다수의 입출력패드(1a')가 형성된 반도체칩(1')이 구비되어 있다. 상기 반도체칩(1')은 통상 패키지 전체의 두께를 박형화하기 위해, 웨이퍼 상태에서 백그라인딩(Back Grinding)된 후 낱개로 소잉(Sawing)되어 제공된다.First, a semiconductor chip 1 'having a plurality of input / output pads 1a' is provided around the periphery of the bottom surface. In order to reduce the thickness of the entire package, the semiconductor chip 1 'is usually provided after being back ground in a wafer state and then sawed individually.

상기 반도체칩(1')의 하면 즉, 입출력패드(1a')의 내측으로는 일정두께의 접착수단(2')이 접착되어 있고, 상기 접착수단(2') 하면에는 통상의 인쇄회로기판(10')이 접착되어 있다. 즉, 표면에 미세하고 복잡한 도전성 배선패턴(12')이 형성되어 있고, 상기 배선패턴(12')은 솔더마스크(11')에 의해 코팅되어 있다. 여기서, 상기 배선패턴(12')은 하기할 도전성와이어(30')에 의해 연결되는 본드핑거(13')와, 하기할 도전성볼(40')이 융착되는 볼랜드(12a')로 구분할 수 있다. 즉, 상기 반도체칩(1')의 입출력패드(1a')를 향하는 둘레에는 다수의 본드핑거(13')가 형성되어 있고, 이 본드핑거(13')는 각각의 볼랜드(12a')에 모두 연결되어 있다. 또한, 상기 볼랜드(12a')는 상기 솔더마스크(11')에 의해 오픈되어 있다.Bonding means 2 'having a predetermined thickness is bonded to the lower surface of the semiconductor chip 1', that is, to the inside of the input / output pad 1a ', and to the lower surface of the bonding means 2', a common printed circuit board ( 10 ') is bonded. That is, a fine and complex conductive wiring pattern 12 'is formed on the surface, and the wiring pattern 12' is coated by a solder mask 11 '. Here, the wiring pattern 12 ′ may be divided into a bond finger 13 ′ connected by a conductive wire 30 ′ to be described below, and a ball land 12 a ′ on which the conductive ball 40 ′ to be welded is fused. . That is, a plurality of bond fingers 13 'are formed at the periphery of the semiconductor chip 1' toward the input / output pad 1a ', and the bond fingers 13' are formed on each of the ball lands 12a '. It is connected. Further, the ball land 12a 'is opened by the solder mask 11'.

한편, 상술한 바와 같이 상기 반도체칩(1')의 입출력패드(1a')와 인쇄회로기판(10')의 본드핑거(13')는 골드와이어 또는 알루미늄와이어와 같은 도전성와이어(30')로 상호 접속되어 있으며, 상기 반도체칩(1')의 측면 및 하면의 일정 영역, 상기 도전성와이어(30'), 상기 인쇄회로기판(10')의 본드핑거(13') 등은 봉지재로 봉지되어 일정 형상의 봉지부(50')가 형성되어 있다. Meanwhile, as described above, the I / O pad 1a 'of the semiconductor chip 1' and the bond finger 13 'of the printed circuit board 10' are made of conductive wire 30 'such as gold wire or aluminum wire. Interconnected, and a predetermined region of the side and bottom of the semiconductor chip 1 ', the conductive wire 30', the bond finger 13 'of the printed circuit board 10', and the like are encapsulated with an encapsulant. The sealing part 50 'of a predetermined shape is formed.                         

또한, 상기 인쇄회로기판(10')의 볼랜드(12a')에는 모두 솔더볼과 같은 도전성볼(40')이 각각 융착되어 차후 마더보드에 실장 가능한 상태로 되어 있다.In addition, all of the conductive balls 40 'such as solder balls are fused to the ball lands 12a' of the printed circuit board 10 ', so that they can be mounted on the motherboard later.

따라서, 상기와 같은 반도체패키지(100')는 반도체칩(1')의 신호가 입출력패드(1a'), 도전성와이어(30'), 배선패턴(12')의 본드핑거(13') 및 볼랜드(12a'), 도전성볼(40')을 통하여 마더보드로 전달되며, 마더보드의 전기적 신호는 그 역으로 전달된다.Accordingly, in the semiconductor package 100 'as described above, signals of the semiconductor chip 1' are connected to the input / output pad 1a ', the conductive wire 30', the bond finger 13 'and the borland of the wiring pattern 12'. 12a ', it is transmitted to the motherboard through the conductive ball 40', the electrical signal of the motherboard is transmitted to the reverse.

한편, 이러한 반도체패키지의 제조 방법을 순차적으로 간단히 설명하면 다음과 같다.On the other hand, the method of manufacturing such a semiconductor package will be described briefly as follows.

1. 웨이퍼 백그라인딩 단계로서, 다수의 반도체칩이 대략 바둑판 모양으로 형성된 원형의 웨이퍼 후면을 다이아몬드 블레이드 등을 이용하여 일정 두께(웨이퍼의 워페이지를 방지하기 위해 통상 웨이퍼의 전체 두께가 6mil 이상이 되도록 함)로 그라인딩한다.1. As a wafer backgrinding step, the back surface of a circular wafer in which a plurality of semiconductor chips are roughly checkered is formed by using a diamond blade or the like to have a predetermined thickness (to prevent warpage of wafers, so that the overall thickness of the wafer is usually 6 mil or more. Grinding).

2. 반도체칩 제공 단계로서, 상기 백그라인딩된 웨이퍼를 스트릿 라인(Street Line)을 따라 소잉하고, 분리된 낱개의 반도체칩을 각각 픽업(Pick Up)하여 제공한다.2. In the step of providing a semiconductor chip, the backgrind wafer is sawed along a street line, and each of the separated semiconductor chips is picked up and provided.

3. 인쇄회로기판 제공 단계로서, 상술한 구조의 인쇄회로기판에 일정크기의 접착수단을 소정 영역에 접착하고, 여기에 상기 반도체칩을 접착시킨다.3. A step of providing a printed circuit board, wherein the bonding means of a predetermined size is attached to a predetermined area on a printed circuit board having the above-described structure, and the semiconductor chip is attached thereto.

4. 와이어 본딩 단계로서, 상기 반도체칩의 입출력패드와 인쇄회로기판의 본드핑거를 도전성와이어로 상호 접속시킨다.4. In the wire bonding step, the input / output pad of the semiconductor chip and the bond finger of the printed circuit board are interconnected with conductive wires.

5. 봉지 단계로서, 상기 반도체칩의 입출력패드, 도전성와이어 등을 외부 환 경으로부터 보호하기 위해 봉지재로 봉지하여 소정 형태의 봉지부를 형성한다.5. In the encapsulation step, the encapsulation portion of the semiconductor chip is encapsulated with an encapsulant to protect the input / output pad, the conductive wire, and the like from the external environment.

6. 도전성볼 융착 단계로서, 상기 인쇄회로기판의 볼랜드에 솔더볼과 같은 도전성볼을 융착한다.6. Conductive ball fusion step, fused conductive balls such as solder balls on the ball land of the printed circuit board.

마지막으로, 상기와 같은 공정이 스트립(Strip) 또는 매트릭스(Matrix)형의 인쇄회로기판 상에서 이루어졌다면, 상기 인쇄회로기판에서 낱개의 반도체패키지로 싱귤레이션하는 공정이 추가된다.Finally, if the above process is performed on a strip or matrix type printed circuit board, a process of singulating the individual semiconductor packages from the printed circuit board is added.

그러나, 이러한 종래의 반도체패키지 및 그 제조 방법은 첫째, 웨이퍼상에서 낱개의 반도체칩이 소잉된 후, 상기 소잉된 개별 반도체칩을 이용함으로써, 제조 공정상 다수의 인쇄회로기판, 반도체칩 등을 개별적으로 취급하여야 하는 문제가 있다. 즉, 웨이퍼상에서 대부분의 패키징 공정이 이루어지지 않고, 소잉된 개별 반도체칩에 각각의 패키징 공정이 이루어짐으로써, 공정이 복잡해지고, 또한 핸들링이 어려운 문제가 있다.However, in the conventional semiconductor package and its manufacturing method, first, a plurality of printed circuit boards, semiconductor chips, and the like are individually processed in a manufacturing process by using a single sawed individual semiconductor chip and then sawing the individual semiconductor chips on the wafer. There is a problem to be dealt with. That is, since most packaging processes are not performed on the wafer and each packaging process is performed on the sawed individual semiconductor chips, the process is complicated and the handling is difficult.

둘째, 웨이퍼상에서 백그라인딩이 수행됨으로써, 백그라인딩될 수 있는 두께에 한계가 있고, 따라서 더욱 박형화한 반도체패키지를 구현할 수 없는 문제점이 있다. 즉, 일정두께 이상으로 웨이퍼를 백그라인딩한 경우에는, 상기 웨이퍼가 워페이지(Warpage)되거나 또는 크랙(Crack)되는 현상에 의해, 그 취급이 어렵고 또한 낱개의 반도체칩으로 소잉하는 공정이 대단히 어렵게 된다.Second, since the backgrinding is performed on the wafer, there is a limit to the thickness that can be backgrinded, and thus there is a problem that a thinner semiconductor package cannot be realized. In other words, when the wafer is backgrinded to a predetermined thickness or more, the wafer is warpaged or cracked, which makes the handling difficult and the process of sawing into individual semiconductor chips extremely difficult. .

셋째, 최근 반도체칩 위에 다른 반도체칩을 더 탑재하여 패키지 부피의 증가 없이도 메모리의 용량을 배가시키거나, 현재의 반도체기술로서는 원칩(One Chip)으로 통합시키기 어려운 복합기능을 한 패키지 안에서 해결하도록 한 스택형 반도체 패키지가 요구되고 있으나, 상기와 같은 종래의 반도체패키지에서는 이와 같이 다수의 반도체칩을 스택하는 구조가 불가능한 문제가 있다.Third, stacking other semiconductor chips on top of the recent semiconductor chip to double the memory capacity without increasing the package volume, or solve complex functions in one package that are difficult to integrate into one chip by current semiconductor technology. Although a type semiconductor package is required, there is a problem in that a structure in which a plurality of semiconductor chips are stacked in this conventional semiconductor package is impossible.

따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 목적은 첫째, 웨이퍼상에서 대부분의 패키징 공정이 완료됨으로써, 공정상 취급이 용이하고 일괄작업이 가능한 반도체패키지 및 그 제조 방법을 제공하는데 있다.Therefore, the present invention has been made to solve the above-mentioned conventional problems, the object of the present invention is first, since most of the packaging process is completed on the wafer, the semiconductor package and the manufacturing process that can be easily handled in the process and manufacturing thereof To provide a method.

둘째, 웨이퍼상에서 대부분의 패키징 공정이 완료된 후, 백그라인딩을 수행함으로써, 백그라인딩될 수 있는 두께를 최대로 증가시켜도 워페이지나 크랙 현상 등의 문제를 해결할 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.Second, after most of the packaging process is completed on the wafer, backgrinding is performed to provide a semiconductor package and a method of manufacturing the same, which can solve problems such as warpage and cracking even when the thickness that can be backgrinded is maximized. have.

셋째, 웨이퍼상에 또다른 반도체칩을 접착한 후, 대부분의 패키징 공정을 수행함으로써, 최근 급속히 확산되고 있는 추세에 부응할 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.Third, by attaching another semiconductor chip on the wafer, and then performing most of the packaging process, to provide a semiconductor package and a method of manufacturing the same that can meet the recent rapidly spreading trend.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 상면 내주연에 다수의 입출력패드가 형성된 제1반도체칩과; 상기 제1반도체칩의 상면으로서, 입출력패드가 형성되지 않은 내주면에 접착수단이 개재되어 접착되고, 상면에는 다수의 입출력패드가 형성된 제2반도체칩과; 상기 제2반도체칩의 외주연과 상기 제1반도체칩의 입출력패드 사이에, 상기 접착수단에 의해 접착된 다수의 리드와; 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 상기 리드를 연결하는 다수의 도전성와이어 와; 상기 제1반도체칩의 상면, 상기 제1반도체칩의 입출력패드, 제2반도체칩의 입출력패드, 도전성와이어 및 리드가 봉지재로 봉지되어 형성된 봉지부를 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, a semiconductor package according to the present invention comprises: a first semiconductor chip having a plurality of input / output pads formed on an inner circumference of an upper surface thereof; A second semiconductor chip as an upper surface of the first semiconductor chip, the second semiconductor chip having a plurality of input / output pads formed thereon and bonded to an inner circumferential surface on which no input / output pad is formed; A plurality of leads bonded between the outer circumference of the second semiconductor chip and the input / output pad of the first semiconductor chip by the bonding means; A plurality of conductive wires connecting the leads and the input / output pads of the first semiconductor chip and the second semiconductor chip; And an encapsulation portion formed by encapsulating an upper surface of the first semiconductor chip, an input / output pad of the first semiconductor chip, an input / output pad of the second semiconductor chip, a conductive wire, and a lead with an encapsulant.

여기서, 상기 리드는 상기 접착수단에 접착되는 수평편(水平片)과, 상기 수평편의 중앙에 상부를 향하여 돌출된 수직편(垂直片)으로 이루어질 수 있다.Here, the lead may be composed of a horizontal piece bonded to the bonding means, and a vertical piece protruding upward in the center of the horizontal piece.

상기 리드의 수직편 상면은 봉지부 외주연으로 노출 또는 돌출 됨이 바람직하다.The upper surface of the vertical piece of the lead is preferably exposed or protruded to the outer periphery of the encapsulation.

또한, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 상면 내주연에 다수의 입출력패드가 형성된 제1반도체칩과; 상기 제1반도체칩의 상면으로서, 입출력패드가 형성되지 않은 내주면에 접착된 제1섭스트레이트와; 상기 제1섭스트레이트의 내주연에 접착되고, 상면에는 다수의 입출력패드가 형성된 제2반도체칩과; 상기 제2반도체칩의 상면에, 상기 제2반도체칩의 입출력패드와 대응되는 영역에는 관통공이 형성된 채 접착된 제2섭스트레이트와; 상기 제1반도체칩의 입출력패드와 제1섭스트레이트, 상기 제1섭스트레이트와 제2반도체칩의 입출력패드, 상기 제2반도체칩의 입출력패드와 제2섭스트레이트 사이를 전기적으로 접속시키는 다수의 도전성와이어와; 상기 제1반도체칩의 상면과 상기 제2섭스트레이트의 관통공 및 상기 제2섭스트레이트의 하면이 봉지재로 봉지되어 형성된 봉지부와; 상기 제2섭스트레이트 상면에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.In addition, in order to achieve the above object, the semiconductor package according to the present invention comprises a first semiconductor chip having a plurality of input and output pads formed on the inner circumference of the upper surface; A first substrate bonded to an inner circumferential surface of which the input / output pad is not formed as an upper surface of the first semiconductor chip; A second semiconductor chip bonded to an inner circumference of the first substrate and having a plurality of input / output pads formed on an upper surface thereof; A second substrate bonded to an upper surface of the second semiconductor chip and having a through hole formed in a region corresponding to an input / output pad of the second semiconductor chip; A plurality of conductivity electrically connecting an input / output pad and a first substrate of the first semiconductor chip, an input / output pad of the first and second semiconductor chips, and an input / output pad of the second semiconductor chip and a second substrate; With wires; An encapsulation portion formed by encapsulating an upper surface of the first semiconductor chip, a through hole of the second substrate and a lower surface of the second substrate; It characterized in that it comprises a plurality of conductive balls fused to the second substrate upper surface.

여기서, 상기 제2섭스트레이트는 면적이 상기 제1반도체칩의 상면과 동일할 수 있다.The second substrate may have the same area as the top surface of the first semiconductor chip.

상기 제2섭스트레이트의 관통공 측부에는, 상기 제1섭스트레이트와 제2반도체칩의 입출력패드가 도전성와이어로 연결될 수 있도록, 일정크기의 절개공이 더 형성될 수 있다.The through hole side portion of the second substrate may further include a cut hole having a predetermined size so that the input and output pads of the first substrate and the second semiconductor chip may be connected with conductive wires.

또한, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 웨이퍼에 형성된 다수의 제1반도체칩 각각에 접착수단을 접착하는 단계와; 상기 각각의 접착수단에 낱개의 제2반도체칩 및 상기 제2반도체칩의 외주연에 다수의 리드를 접착하는 단계와; 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 상기 리드를 도전성와이어로 연결하는 단계와; 상기 웨이퍼의 상면을 봉지재로 봉지하여 일정 형태의 봉지부가 형성되도록 하는 단계와; 상기 웨이퍼의 하면을 일정두께로 그라인딩하는 단계와; 상기 웨이퍼에서 스트릿 라인을 따라 낱개의 반도체패키지로 소잉하는 단계를 포함하여 이루어진 것을 특징으로 한다.In addition, the method for manufacturing a semiconductor package according to the present invention for achieving the above object comprises the steps of adhering an adhesive means to each of a plurality of first semiconductor chips formed on a wafer; Bonding a plurality of leads to the respective peripheral means of the second semiconductor chip and the second semiconductor chip; Connecting the input / output pads of the first semiconductor chip and the second semiconductor chip and the lead with conductive wires; Encapsulating an upper surface of the wafer with an encapsulant such that an encapsulation portion of a type is formed; Grinding the lower surface of the wafer to a predetermined thickness; And sawing the individual semiconductor packages along the street lines in the wafer.

여기서, 상기 리드 접착 단계는 상기 리드가 상기 접착수단에 접착되는 수평편(水平片)과, 상기 수평편의 중앙에 상부를 향하여 돌출된 수직편(垂直片)으로 이루어진 것을 이용하며, 상기 봉지 단계는 상기 리드의 수직편 상단이 봉지부 외측으로 노출 또는 돌출 되도록 함이 바람직하다.Here, the lead bonding step is to use the lead consisting of a horizontal piece (水平 片) bonded to the bonding means, and a vertical piece protruding upward toward the center of the horizontal piece, the encapsulation step is Preferably, the upper end of the vertical piece of the lead is exposed or protruded out of the encapsulation part.

또한 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은, 웨이퍼에 형성된 다수의 제1반도체칩 각각에 제1섭스트레이트를 접착하는 단계와; 상기 각 제1섭스트레이트에 제2반도체칩을 접착하는 한편, 상기 제1반도체칩의 입출력패드와 상기 제1섭스트레이트를 도전성와이어로 연결하는 단계와; 상기 제2반도체칩에, 상기 제2반도체칩의 입출력패드와 대응되는 영역에 관통공이 형성된 제2섭스트레이트를 접착하는 단계와; 상기 제1섭스트레이트와 제2반도체칩의 입출력패드, 상기 제2반도체칩의 입출력패드와 제2섭스트레이트를 도전성와이어로 연결하는 단계와; 상기 제1반도체칩의 상면과 상기 제2섭스트레이트의 관통공 및 상기 제2섭스트레이트의 하면을 봉지재로 봉지하여 일정 형태의 봉지부를 형성하는 단계와; 상기 웨이퍼의 하면을 일정두께로 그라인딩하는 단계와; 상기 각 제2섭스트레이트 상면에 다수의 도전성볼을 융착하는 단계와; 상기 웨이퍼에서 스트릿 라인을 따라 낱개의 반도체패키지로 소잉하는 단계를 포함하여 이루어진 것을 특징으로 한다.In addition, to achieve the above object, a method of manufacturing a semiconductor package according to the present invention comprises the steps of: adhering a first substrate to each of a plurality of first semiconductor chips formed on a wafer; Bonding a second semiconductor chip to each of the first substrates, and connecting the input / output pads of the first semiconductor chip and the first substrates with conductive wires; Bonding a second substrate having a through hole to a region corresponding to the input / output pad of the second semiconductor chip, to the second semiconductor chip; Connecting the input / output pads of the first substrate and the second semiconductor chip, the input / output pads of the second semiconductor chip and the second substrate to a conductive wire; Encapsulating an upper surface of the first semiconductor chip, a through hole of the second substrate, and a lower surface of the second substrate with an encapsulant to form an encapsulation having a predetermined shape; Grinding the lower surface of the wafer to a predetermined thickness; Fusing a plurality of conductive balls on upper surfaces of the second substrates; And sawing the individual semiconductor packages along the street lines in the wafer.

상기와 같이 하여 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 웨이퍼상에서 대부분의 패키징 공정이 이루어져, 공정상 취급이 용이해지고, 또한 일괄작업이 가능한 장점이 있다.As described above, according to the semiconductor package and the manufacturing method thereof according to the present invention, most of the packaging process is performed on the wafer, so that handling is easy in the process, and there is an advantage in that batch operation is possible.

또한, 웨이퍼상에서 대부분의 패키징 공정이 이루어진 후, 백그라인딩이 수행됨으로써, 반도체칩의 백그라인딩할 수 있는 두께를 최대로 증가시켜도 워페이지나 크랙 현상 없이 박형의 반도체패키지를 구현하게 된다.In addition, after most of the packaging process is performed on the wafer, backgrinding is performed to realize a thin semiconductor package without warpage or cracking even when the thickness of the semiconductor chip can be backgrinded to the maximum.

더불어, 웨이퍼상에 다른 반도체칩을 스택한 후, 대부분의 패키징 공정이 수행됨으로써, 공정이 간단해짐은 물론, 고기능화 및 고용량화한 반도체패키지를 구현하게 된다.In addition, after stacking other semiconductor chips on the wafer, most of the packaging process is performed, thereby simplifying the process and implementing a highly functionalized and high capacity semiconductor package.

이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art can easily implement the present invention.

도2는 본 발명에 의한 반도체패키지(101)를 도시한 단면도이다.2 is a cross-sectional view showing a semiconductor package 101 according to the present invention.

도시된 바와 같이, 상면 내주연에 다수의 입출력패드(1a)가 형성된 제1반도체칩(1)이 구비되어 있다. 여기서, 상기 제1반도체칩(1)은 백그라인딩이 수행되어 대략 10mil 이하의 두께를 가지거나 또는 통상의 두께를 가질 수 있다.As illustrated, the first semiconductor chip 1 having a plurality of input / output pads 1a formed on the inner circumferential surface of the upper surface is provided. In this case, the first semiconductor chip 1 may have a thickness of about 10 mil or less due to backgrinding, or may have a normal thickness.

상기 제1반도체칩(1)의 상면에는 그 입출력패드(1a)가 형성되지 않은 내주면에 전기적으로 절연성인 접착수단(3)(예를 들면, 양면접착테이프, 일레스토머(Elastomer), 접착필름 등등)이 개재된 채, 상면에 다수의 입출력패드(2a)가 형성된 제2반도체칩(2)이 접착되어 있다. 물론, 상기 제2반도체칩(2)은 상기 제1반도체칩(1)보다 작은 면적을 가지며, 웨이퍼 상태에서 백그라인딩된 것을 이용함이 바람직하다. 또한, 상기 제2반도체칩(2)은 웨이퍼 상태에서 백그라인딩된 것이기 때문에 상기 제1반도체칩(1)보다는 비교적 두껍게 되어 있다. On the upper surface of the first semiconductor chip 1, an electrically insulating adhesive means 3 (for example, a double-sided adhesive tape, an elastomer, an adhesive film) on an inner circumferential surface on which the input / output pad 1a is not formed. Etc.), the second semiconductor chip 2 having a plurality of input / output pads 2a formed thereon is bonded to the upper surface thereof. Of course, the second semiconductor chip 2 has a smaller area than the first semiconductor chip 1 and preferably uses a back ground in a wafer state. In addition, since the second semiconductor chip 2 is back ground in a wafer state, the second semiconductor chip 2 is relatively thicker than the first semiconductor chip 1.

상기 제2반도체칩(2)의 외주연과 상기 제1반도체칩(1)의 입출력패드(1a) 사이에는 상기 접착수단(3)에 의해 다수의 리드(4)가 접착되어 있다.A plurality of leads 4 are bonded by the bonding means 3 between the outer periphery of the second semiconductor chip 2 and the input / output pad 1a of the first semiconductor chip 1.

상기 다수의 리드(4)는 상기 접착수단(3)에 접착되도록 상기 제1반도체칩(1)의 상면과 대략 수평을 이루는 수평편(4a)(水平片)과, 상기 수평편(4a)의 중앙에 상부를 향하여 돌출된 수직편(4b)(垂直片)으로 이루어져 있다. 여기서, 상기 수평편(4a)은 상기 수직편(4b)을 중심으로 대칭형상으로 되어 있다. 상기 리드(4)는 통상적인 구리(Cu) 또는 구리계열의 합금이다.The plurality of leads 4 are formed of a horizontal piece 4a and a horizontal piece 4a which are substantially horizontal to an upper surface of the first semiconductor chip 1 so as to be bonded to the bonding means 3. It consists of a vertical piece 4b (垂直 片) which protrudes toward the upper part in the center. Here, the horizontal piece 4a is symmetrical about the vertical piece 4b. The lead 4 is a conventional copper (Cu) or copper series alloy.

계속해서, 상기 제1반도체칩(1) 및 제2반도체칩(2)의 입출력패드(1a,2a)는 골드와이어 또는 알루미늄와이어와 같은 도전성와이어(5)에 상기 리드(4)중 수평편(4a)에 각각 연결되어 있다.Subsequently, the input / output pads 1a and 2a of the first semiconductor chip 1 and the second semiconductor chip 2 are connected to a conductive wire 5 such as a gold wire or an aluminum wire to form a horizontal piece of the lead 4. Each connected to 4a).

상기 제1반도체칩(1)의 상면, 상기 제1반도체칩(1)의 입출력패드(1a), 제2반도체칩(2)의 입출력패드(2a), 도전성와이어(5) 및 리드(4)는 에폭시몰딩컴파운드(Epoxy Molding Compound) 또는 인캡슐란트(Encapsulant, 액상봉지재)와 같은 봉지재로 봉지되어 일정 형상의 봉지부(6)를 형성하고 있다.The top surface of the first semiconductor chip 1, the input / output pad 1a of the first semiconductor chip 1, the input / output pad 2a of the second semiconductor chip 2, the conductive wire 5, and the lead 4. Is encapsulated with an encapsulant such as an epoxy molding compound or an encapsulant (liquid encapsulant) to form an encapsulation portion 6 having a predetermined shape.

여기서, 상기 리드(4)의 수직편(4b) 상면은 상기 봉지부(6) 외주연으로 노출 또는 돌출된 채 어레이(Array)됨으로써, 상기 반도체패키지(101)는 차후 상기 수직편(4b)이 마더보드에 실장 가능한 형태로 되어 있다.Here, the upper surface of the vertical piece 4b of the lid 4 is arrayed while being exposed or protruded to the outer periphery of the encapsulation part 6, so that the semiconductor package 101 is later removed from the vertical piece 4b. It is designed to be mounted on the motherboard.

상기와 같이 하여, 본 발명에 의한 반도체패키지(101)는 제1반도체칩의 후면이 백그라인딩되어 전체적으로 더욱 박형화한 반도체패키지를 얻을 수 있고, 또한 반도체칩이 스택된 구조를 취함으로써 더욱 고기능화 및 고용량화한 반도체패키지를 구현하게 된다.As described above, in the semiconductor package 101 according to the present invention, the back surface of the first semiconductor chip is back ground to obtain a thinner semiconductor package as a whole, and furthermore, by taking a structure in which the semiconductor chips are stacked, higher functionality and higher capacity are achieved. A semiconductor package will be implemented.

도3은 본 발명에 의한 다른 반도체패키지(102)를 도시한 단면도이다.3 is a cross-sectional view showing another semiconductor package 102 according to the present invention.

도시된 바와 같이 상면 내주연에 다수의 입출력패드(11a)가 형성된 제1반도체칩(11)이 구비되어 있다.As shown in the drawing, a first semiconductor chip 11 having a plurality of input / output pads 11a formed on an inner circumferential surface of the upper surface is provided.

여기서, 상기 반도체칩은 백그라인딩이 수행되어 대략 10mil 이하의 두께를 가지거나 또는 통상의 두께를 가질 수 있다. Here, the semiconductor chip may have a thickness of about 10 mil or less or a normal thickness by performing backgrinding.

상기 제1반도체칩(11)의 상면에는, 상기 입출력패드(11a)가 형성되지 않은 내주면에 제1섭스트레이트(21)가 접착되어 있다. 상기 제1섭스트레이트(21)는 통상 적인 인쇄회로기판, 써킷필름, 써킷테이프 등이 가능하며, 상기 어느 하나로 본 발명을 한정하는 것은 아니다.The first substrate 21 is adhered to an upper surface of the first semiconductor chip 11 on an inner circumferential surface on which the input / output pad 11a is not formed. The first substrate 21 may be a conventional printed circuit board, a circuit film, a circuit tape, and the like, and the present invention is not limited to the above.

한편, 상기 제1섭스트레이트(21)의 내주연에는, 상면에 다수의 입출력패드(12a)가 형성된 제2반도체칩(12)이 접착되어 있다.On the other hand, on the inner circumference of the first substrate 21, a second semiconductor chip 12 having a plurality of input / output pads 12a formed on its upper surface is bonded.

물론, 상기 제2반도체칩(12)은 상기 제1반도체칩(11) 및 제1섭스트레이트(21)보다 작은 면적을 가지며, 웨이퍼 상태에서 백그라인딩된 것을 이용함이 바람직하다. 또한, 상기 제2반도체칩(12)은 웨이퍼 상태에서 백그라인딩된 것이기 때문에 상기 제1반도체칩(11)보다는 비교적 두껍게 되어 있다. Of course, the second semiconductor chip 12 has an area smaller than that of the first semiconductor chip 11 and the first substrate 21 and is preferably back ground in a wafer state. In addition, since the second semiconductor chip 12 is back ground in a wafer state, the second semiconductor chip 12 is relatively thicker than the first semiconductor chip 11.

계속해서, 상기 제2반도체칩(12)의 상면에는, 상기 제2반도체칩(12)의 입출력패드(12a)와 대응되는 영역에 관통공(22a)이 형성된 제2섭스트레이트(22)가 접착되어 있다. 상기 제2섭스트레이트(22) 역시 공지된 인쇄회로기판, 써킷필름 및 써킷테이프 등이 가능하며, 그 면적은 제1반도체칩(11)의 면적과 같은 것을 이용함이 바람직하다. 또한, 상기 제2섭스트레이트(22)의 관통공(22a) 측부에는, 상기 제1섭스트레이트(21)와 제2반도체칩(12)의 입출력패드(12a)가 도전성와이어(23)로 용이하게 연결될 수 있도록, 일정크기의 절개공(도5e 참조)이 더 형성되어 있다.Subsequently, a second substrate 22 having a through hole 22a formed in a region corresponding to the input / output pad 12a of the second semiconductor chip 12 is adhered to an upper surface of the second semiconductor chip 12. It is. The second substrate 22 may also be a known printed circuit board, a circuit film, a circuit tape, and the like, and the area thereof is preferably the same as that of the first semiconductor chip 11. In addition, at the side of the through hole 22a of the second substrate 22, the input and output pads 12a of the first substrate 21 and the second semiconductor chip 12 are easily conductive wires 23. In order to be connected, a predetermined sized incision hole (see Fig. 5e) is further formed.

이어서, 상기 제1반도체칩(11)의 입출력패드(11a)와 제1섭스트레이트(21), 상기 제1섭스트레이트(21)와 제2반도체칩(12)의 입출력패드(12a), 상기 제2반도체칩(12)의 입출력패드(12a)와 제2섭스트레이트(22) 사이는 골드와이어 또는 알루미늄와이어와 같은 도전성와이어(23)에 의해 전기적으로 연결되어 있다.Subsequently, the input / output pad 11a and the first substrate 21 of the first semiconductor chip 11, the input / output pad 12a of the first substrate 21 and the second semiconductor chip 12, and the first substrate The input / output pads 12a and the second substrate 22 of the second semiconductor chip 12 are electrically connected by conductive wires 23 such as gold wires or aluminum wires.

상기 제1반도체칩(11)의 상면, 상기 제2섭스트레이트(22)의 관통공(22a) 및 상기 제2섭스트레이트(22)의 하면은 에폭시몰딩컴파운드 또는 인캡슐란트(액상봉지재)와 같은 봉지재로 봉지되어 일정형상의 봉지부(24)가 형성되어 있다.An upper surface of the first semiconductor chip 11, a through hole 22a of the second substrate 22, and a lower surface of the second substrate 22 may be formed of an epoxy molding compound or an encapsulant (liquid encapsulant). It is sealed by the same sealing material, and the sealing part 24 of a predetermined shape is formed.

또한, 상기 제2섭스트레이트(22) 상면에는 솔더볼과 같은 다수의 도전성볼(25)이 융착되어 어레이(Array)된 형태를 하며, 상기 도전성볼(25)이 차후 마더보드에 실장된다.In addition, a plurality of conductive balls 25 such as solder balls are fused to the upper surface of the second substrate 22 to form an array, and the conductive balls 25 are mounted on a motherboard later.

상기와 같이 하여, 본 발명에 의한 반도체패키지는 제1반도체칩의 후면이 백그라인딩되어 전체적으로 더욱 박형화한 반도체패키지를 얻을 수 있고, 또한 고기능화 및 고용량화한 반도체패키지를 구현하게 된다.As described above, the semiconductor package according to the present invention is back ground of the first semiconductor chip to obtain a thinner semiconductor package as a whole, and also to realize a high functionalized and high capacity semiconductor package.

도4a 내지 도4f는 본 발명에 의한 반도체패키지(101)의 제조 방법을 도시한 것으로, 이를 참조하여 본 발명에 의한 반도체패키지의 제조 방법을 순차 설명하면 다음과 같다.4A to 4F illustrate a method of manufacturing the semiconductor package 101 according to the present invention. Referring to this, a method of manufacturing the semiconductor package according to the present invention will be described below.

1. 접착수단 접착 단계로서, 대략 바둑판 모양으로 제1반도체칩(1)이 다수 형성된 웨이퍼(w) 상면에, 일정크기의 접착수단(3)(양면 접착테이프, 접착필름 또는 일레스토머)을 접착한다. 즉, 각각의 제1반도체칩(1) 상면에 일정크기의 접착수단(3)을 모두 접착시킨다.(도4a 참조)1. Bonding means As a bonding step, a predetermined size of bonding means 3 (double-sided adhesive tape, adhesive film or elastomer) is placed on the upper surface of the wafer w on which the first semiconductor chip 1 is formed in a substantially checkered shape. Glue. That is, all the bonding means 3 of a certain size are bonded to the upper surface of each of the first semiconductor chips 1 (see Fig. 4A).

2. 제2반도체칩 및 리드 접착 단계로서, 상기 웨이퍼(w) 상에 접착된 각각의 접착수단(3) 상면에 제2반도체칩(2) 및 리드(4)를 접착한다.(도4b 참조)2. Bonding the second semiconductor chip and the lead, in which the second semiconductor chip 2 and the lead 4 are adhered to the upper surface of each bonding means 3 adhered on the wafer w (see Fig. 4b). )

이때, 상기 접착순서는 제2반도체칩(2)을 먼저 접착하고 리드(4)를 접착하거나 또는 리드(4)를 먼저 접착한 후 제2반도체칩(2)을 접착할 수 있으며, 그 접착 순서로서 본 발명을 한정하는 것은 아니다. 또한, 상기 제2반도체칩(2) 및 리드(4) 를 접착수단(3)에 먼저 접착한 후, 그 접착수단(3)을 웨이퍼(w)의 각 반도체칩에 접착하는 것도 가능하며, 본 발명에서 이를 한정하는 것은 아니다.In this case, the bonding order may be the first bonding the second semiconductor chip (2) and the lead (4) or the lead (4) first bonding the second semiconductor chip (2), the bonding sequence The present invention is not limited thereto. In addition, the second semiconductor chip 2 and the lead 4 may be adhered to the bonding means 3 first, and then the bonding means 3 may be bonded to each semiconductor chip of the wafer w. It is not intended to limit this in the invention.

여기서, 상기 리드(4)는 상기 접착수단(3)에 접착되는 수평편(4a)(水平片)과, 상기 수평편(4a)의 중앙에 상부를 향하여 돌출된 수직편(4b)(垂直片)으로 이루어진 것을 이용함이 바람직하다.Here, the lead 4 is a horizontal piece 4a attached to the bonding means 3, and a vertical piece 4b protruding upward in the center of the horizontal piece 4a. It is preferable to use the one consisting of).

3. 와이어 본딩 단계로서, 상기 제1반도체칩(1) 및 제2반도체칩(2)의 입출력패드(1a,2a)와 상기 리드(4)중 수평편(4a)을 골드와이어 또는 알루미늄와이어와 같은 도전성와이어(5)를 이용하여 상호 연결한다.(도4c 참조)3. A wire bonding step, in which the input and output pads 1a and 2a of the first semiconductor chip 1 and the second semiconductor chip 2 and the horizontal pieces 4a of the leads 4 are connected with gold wires or aluminum wires. The same conductive wires 5 are used for interconnection (see Fig. 4c).

4. 봉지 단계로서, 상기 웨이퍼(w)의 상면 전체를 봉지재로 봉지하여 일정 형태의 봉지부(6)가 형성되도록 한다.(도4d 참조)4. In the encapsulation step, the entire upper surface of the wafer w is encapsulated with an encapsulant so that an encapsulation portion 6 of a predetermined shape is formed (see FIG. 4D).

즉, 상기 제2반도체칩(2), 도전성와이어(5) 및 리드(4) 전체를 에폭시몰딩컴파운드 또는 인캡슐란트와 같은 봉지재를 이용하여 봉지하며, 이때 상기 리드(4)의 수직편(4b) 상단은 봉지부(6) 외측으로 노출 또는 돌출 되도록 한다.That is, the second semiconductor chip 2, the conductive wires 5, and the entire lead 4 are encapsulated using an encapsulant such as an epoxy molding compound or an encapsulant, wherein the vertical piece of the lead 4 4b) the upper end is exposed or protruded out of the encapsulation 6.

5. 그라인딩 단계로서, 상기 웨이퍼(w) 즉, 제1반도체칩(1)의 하면을 다이아몬드 블레이드 등을 이용하여 일정두께로 그라인딩한다.(도4e 참조)5. As the grinding step, the wafer w, ie, the lower surface of the first semiconductor chip 1, is ground to a predetermined thickness using a diamond blade or the like (see Fig. 4E).

이때, 상기 웨이퍼(w)(제1반도체칩(1))는 10mil 이하의 두께를 가질 수 있다.In this case, the wafer w (the first semiconductor chip 1) may have a thickness of 10 mil or less.

6. 소잉 단계로서, 상기 웨이퍼(w)에서 스트릿 라인을 따라 소잉을 수행하여, 상기 웨이퍼(w)에서 낱개의 반도체패키지(101)가 각각 분리되도록 한다.(도4f 참조) 6. As a sawing step, sawing is performed along the street line at the wafer w, so that the individual semiconductor packages 101 are separated from the wafer w, respectively (see FIG. 4F).                     

도5a 내지 도5i는 본 발명에 의한 반도체패키지(102)의 다른 제조 방법을 도시한 것이며, 이를 참조하여 그 제조 방법을 순차 설명하면 다음과 같다.5A to 5I illustrate another method of manufacturing the semiconductor package 102 according to the present invention. The method of manufacturing the semiconductor package 102 will be described in detail as follows.

1. 제1섭스트레이트 접착 단계로서, 대략 바둑판 모양으로 제1반도체칩(11)이 다수 형성된 웨이퍼(w) 상면에, 일정크기의 제1섭스트레이트(21)(인쇄회로기판, 써킷필름 또는 써킷테이프 등등)를 접착한다. 즉, 각각의 제1반도체칩(11) 상면에 일정크기의 제1섭스트레이트(21)를 모두 접착시킨다.(도5a 참조)1. A first substrate bonding step, wherein a first substrate 21 (printed circuit board, circuit film or circuit) of a predetermined size is formed on an upper surface of a wafer w on which a plurality of first semiconductor chips 11 are formed in a substantially checkered shape. Tape, etc.). That is, all the first substrates 21 having a predetermined size are adhered to the upper surfaces of the respective first semiconductor chips 11 (see FIG. 5A).

2. 제2반도체칩 접착 및 제1와이어본딩 단계로서, 상기 제1섭스트레이트(21) 상면에 제2반도체칩(12)을 접착한 후, 상기 제2반도체칩(12)의 입출력패드(12a)와 상기 제1섭스트레이트(21) 사이를 골드와이어 또는 알루미늄와이어와 같은 도전성와이어(23)를 이용하여 상호 연결한다.(도5c 참조)2. Bonding the second semiconductor chip and bonding the first wire, and after bonding the second semiconductor chip 12 to the upper surface of the first substrate 21, the input and output pad 12a of the second semiconductor chip 12 ) And the first substrate 21 are interconnected using a conductive wire 23 such as a gold wire or an aluminum wire (see FIG. 5C).

3. 제2섭스트레이트 접착 단계로서, 상기 제2반도체칩(12) 상면에, 상기 제2반도체칩(12)의 입출력패드(12a)와 대응되는 영역에는 관통공(22a)이 형성된 제2섭스트레이트(22)를 접착시킨다.(도5d 참조)3. A second substrate bonding step, in which a through hole 22a is formed in an area corresponding to the input / output pad 12a of the second semiconductor chip 12 on the upper surface of the second semiconductor chip 12. The straight 22 is bonded (see Fig. 5D).

여기서, 상기 제2섭스트레이트(22)의 면적은 제1반도체칩(11)의 면적과 같게 되도록 함이 바람직하다.Here, the area of the second substrate 22 is preferably equal to the area of the first semiconductor chip 11.

4. 제2와이어 본딩 단계로서, 상기 제1섭스트레이트(21)와 제2반도체칩(12)의 입출력패드(12a), 상기 제2반도체칩(12)의 입출력패드(12a)와 제2섭스트레이트(22)를 도전성와이어(23)로 연결한다.(도5e 참조)4. A second wire bonding step, wherein the input / output pad 12a of the first substrate 21 and the second semiconductor chip 12 and the input / output pad 12a and the second sub of the second semiconductor chip 12 are used. The straight 22 is connected to the conductive wire 23 (see Fig. 5E).

이때, 상기 제1섭스트레이트(21)와 제2반도체칩(12)의 입출력패드(12a)를 도전성와이어(23)로 연결할 때에는, 상기 제2섭스트레이트(22)의 절개공(22b)을 관통 하여 상호 연결되도록 한다.At this time, when the input and output pads 12a of the first substrate 21 and the second semiconductor chip 12 are connected with the conductive wires 23, they penetrate the cut holes 22b of the second substrate 22. To be interconnected.

5. 봉지 단계로서, 상기 제1반도체칩(11)의 상면과 상기 제2섭스트레이트(22)의 관통공(22a) 및 상기 제2섭스트레이트(22)의 하면을 에폭시몰딩컴파운드 또는 인캡슐란트와 같은 봉지재로 봉지하여 일정 형태의 봉지부(24)가 형성되도록 한다.(도5f 참조)5. As an encapsulation step, epoxy molding compound or encapsulant is formed between the upper surface of the first semiconductor chip 11 and the through hole 22a of the second substrate 22 and the lower surface of the second substrate 22. Encapsulation with an encapsulant such as to form an encapsulation portion 24 of a predetermined shape (see Fig. 5f).

6. 그라인딩 단계로서, 상기 웨이퍼(w)(제1반도체칩(11))의 하면을 일정두께로 그라인딩 한다. 즉, 제1반도체칩(11)의 하면을 대략 10mil 이하의 두께가 될 때까지 그라인딩하여 제거한다.(도5g 참조)6. As the grinding step, the lower surface of the wafer w (the first semiconductor chip 11) is ground to a predetermined thickness. That is, the bottom surface of the first semiconductor chip 11 is removed by grinding until it becomes approximately 10 mils or less thick (see Fig. 5g).

7. 도전성볼 융착 단계로서, 상기 각 제2섭스트레이트(22) 상면에 다수의 솔더볼과 같은 도전성볼(25)을 융착하여 차후 마더보드에 실장 가능한 형태가 되도록 한다.(도5h 참조)7. As the conductive ball fusion step, each conductive ball 25, such as a plurality of solder balls on the upper surface of the second substrate 22 is fused so that it can be mounted on the motherboard later (see Figure 5h).

8. 소잉 단계로서, 상기 웨이퍼(w)에서 스트릿 라인을 따라 낱개의 반도체패키지로 각각 분리되도록 한다.(도5i 참조)8. As a sawing step, each wafer is separated into individual semiconductor packages along a street line (see Fig. 5i).

이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modified embodiments may be possible without departing from the scope and spirit of the present invention.

따라서, 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 웨이퍼상에서 대부분의 패키징 공정이 이루어져, 공정상 취급이 용이해지고, 또한 일괄작업이 가능한 효과가 있다. Therefore, according to the semiconductor package and the manufacturing method thereof according to the present invention, most of the packaging process is performed on the wafer, so that handling can be facilitated in the process, and the batch operation can be performed.                     

또한, 웨이퍼상에서 대부분의 패키징 공정이 이루어진 후, 백그라인딩이 수행됨으로써, 반도체칩의 백그라인딩할 수 있는 두께를 최대로 증가시켜도 상기 웨이퍼 상에는 다른 반도체칩이나 봉지부가 이미 형성되어 있어, 워페이지나 크랙 현상 없이 박형의 반도체패키지를 구현하는 효과가 있다.In addition, after most of the packaging process is performed on the wafer, backgrinding is performed so that another semiconductor chip or encapsulation is already formed on the wafer even if the thickness that can be backgrinded of the semiconductor chip is maximized. It is effective to realize a thin semiconductor package without any phenomenon.

더불어, 웨이퍼상에 다른 반도체칩을 스택한 후, 대부분의 패키징 공정이 수행됨으로써, 공정이 간단해짐은 물론, 고기능화 및 고용량화한 반도체패키지를 구현하는 효과가 있다.In addition, after stacking the other semiconductor chip on the wafer, most of the packaging process is performed, thereby simplifying the process, there is an effect of implementing a high functionalized and high capacity semiconductor package.

Claims (9)

삭제delete 상면 내주연에 다수의 입출력패드가 형성된 제1반도체칩과, 상기 제1반도체칩의 상면으로서, 입출력패드가 형성되지 않은 내주면에 접착수단이 개재되어 접착되고, 상면에는 다수의 입출력패드가 형성된 제2반도체칩과, 상기 제2반도체칩의 외주연과 상기 제1반도체칩의 입출력패드 사이에, 상기 접착수단에 의해 접착된 다수의 리드와, 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 상기 리드를 연결하는 다수의 도전성와이어와, 상기 제1반도체칩의 상면, 상기 제1반도체칩의 입출력패드, 제2반도체칩의 입출력패드, 도전성와이어 및 리드가 봉지재로 봉지되어 형성된 봉지부를 포함하고,A first semiconductor chip having a plurality of input / output pads formed on an inner circumferential surface of the upper surface, and an upper surface of the first semiconductor chip, the adhesive means being bonded to an inner circumferential surface on which the input / output pad is not formed, and a plurality of input / output pads formed on the upper surface of the first semiconductor chip. A plurality of leads bonded by the bonding means between a second semiconductor chip, an outer circumference of the second semiconductor chip, and an input / output pad of the first semiconductor chip, and input / output pads of the first semiconductor chip and the second semiconductor chip. A plurality of conductive wires connecting the lead and the lead, an upper surface of the first semiconductor chip, an input / output pad of the first semiconductor chip, an input / output pad of the second semiconductor chip, a conductive wire, and a lead to be encapsulated with an encapsulant. Including, 상기 리드는 상기 접착수단에 접착되는 수평편(水平片)과, 상기 수평편의 중앙에 상부를 향하여 돌출된 수직편(垂直片)으로 이루어진 것을 특징으로 하는 반도체패키지.The lead is a semiconductor package, characterized in that consisting of a horizontal piece bonded to the bonding means, and a vertical piece protruding upward in the center of the horizontal piece. 제2항에 있어서, 상기 리드의 수직편 상면은 봉지부 외주연으로 노출 또는 돌출된 것을 특징으로 하는 반도체패키지.The semiconductor package according to claim 2, wherein the upper surface of the vertical piece of the lead is exposed or protruded at an outer circumference of the encapsulation part. 삭제delete 삭제delete 삭제delete 삭제delete 웨이퍼에 형성된 다수의 제1반도체칩 각각에 접착수단을 접착하는 단계와;Adhering an adhesive means to each of the plurality of first semiconductor chips formed on the wafer; 상기 각각의 접착수단에 낱개의 제2반도체칩 및 상기 제2반도체칩의 외주연에 다수의 리드를 접착하는 단계와, 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 상기 리드를 도전성와이어로 연결하는 단계와, 상기 웨이퍼의 상면을 봉지재로 봉지하여 일정 형태의 봉지부가 형성되도록 하는 단계와, 상기 웨이퍼의 하면을 일정두께로 그라인딩하는 단계와, 상기 웨이퍼에서 스트릿 라인을 따라 낱개의 반도체패키지로 소잉하는 단계를 포함하고,Adhering a plurality of leads to the respective peripheral means of the second semiconductor chip and the second semiconductor chip to each bonding means, and connecting the input / output pads and the leads of the first semiconductor chip and the second semiconductor chip to conductive wires. Interconnecting the wafer, encapsulating an upper surface of the wafer with an encapsulant to form an encapsulation portion having a predetermined shape, grinding a lower surface of the wafer to a predetermined thickness, and forming a single semiconductor along a street line in the wafer. Sawing into a package, 상기 리드 접착 단계는 상기 리드가 상기 접착수단에 접착되는 수평편(水平片)과, 상기 수평편의 중앙에 상부를 향하여 돌출된 수직편(垂直片)으로 이루어진 것을 이용하며, 상기 봉지 단계는 상기 리드의 수직편 상단이 봉지부 외측으로 노출 또는 돌출 되도록 함을 특징으로 하는 반도체패키지의 제조 방법.The lead adhering step uses a horizontal piece in which the lead is bonded to the bonding means, and a vertical piece protruding upward in the center of the horizontal piece, and the encapsulation step includes the lead. Method of manufacturing a semiconductor package, characterized in that the top of the vertical piece is exposed or protruded to the outside of the encapsulation. 삭제delete
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