KR19980022527A - Chip Scale Package with Clip Leads - Google Patents
Chip Scale Package with Clip Leads Download PDFInfo
- Publication number
- KR19980022527A KR19980022527A KR1019960041705A KR19960041705A KR19980022527A KR 19980022527 A KR19980022527 A KR 19980022527A KR 1019960041705 A KR1019960041705 A KR 1019960041705A KR 19960041705 A KR19960041705 A KR 19960041705A KR 19980022527 A KR19980022527 A KR 19980022527A
- Authority
- KR
- South Korea
- Prior art keywords
- package
- chip
- semiconductor chip
- scale package
- chip scale
- Prior art date
Links
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
복수 개의 본딩 패드들을 갖는 반도체 칩; 상기 본딩 패드들이 노출되도록 소정의 봉지수단으로 상기 반도체 칩을 둘러쌓고 있는 패키지 몸체; 상기 패키지 몸체와 끼움결합되어 있으며, 일측이 상기 본딩 패드들과 소정의 부착수단으로 접촉되어 있는 것을 특징으로 하는 클립 리드를 갖는 칩 스케일 패키지를 제공함으로써, 전자 기기의 소형화와 경량화에 효과적으로 사용될 수 있으며, 적층 칩 패키지의 제조에 이용되어 고집적화에 대응할 수 있는 효과가 있다.A semiconductor chip having a plurality of bonding pads; A package body surrounding the semiconductor chip with a predetermined sealing means to expose the bonding pads; By providing a chip scale package that is fitted with the package body, one side is in contact with the bonding pads by a predetermined attachment means, can be effectively used for miniaturization and light weight of the electronic device It is used in the manufacture of a laminated chip package, and there is an effect that it can cope with high integration.
Description
본 발명은 반도체 칩 패키지에 관한 것으로, 더욱 상세하게는 소형화와 경량화된 전자기기에 효과적으로 사용될 수 있도록 반도체 칩 패키지의 크기를 축소시킨 칩 스케일 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor chip package, and more particularly, to a chip scale package having a reduced size of a semiconductor chip package so that the semiconductor chip package can be effectively used in a miniaturized and lightweight electronic device.
반도체 소자의 발달과 함께 반도체 소자의 패키징(packaging)기술은 소형화 및 박형화되고 있다. 특히 패키지의 구조를 보면 핀 삽입형에서 표면 실장형으로 급격히 진행되어 기판에 대한 실장 밀도를 높여 왔다. 이와 함께 패키지의 두께도 기존의 에스오피(SOP; Small Outline Package)형태에서 티에스오피(TSOP; Thin Small Outline Package)와 같이 약 1/2정도 줄어든 것이 일반화되었으며, 앞으로 그 두께는 더욱 박형화될 것으로 예상된다.With the development of semiconductor devices, the packaging technology of semiconductor devices has become smaller and thinner. In particular, the structure of the package has been rapidly progressed from the pin insertion type to the surface mounting type to increase the mounting density of the substrate. In addition, the thickness of the package has been generalized to be reduced by about 1/2 from the existing Small Outline Package (SOP) form like the TSOP (Thin Small Outline Package), and the thickness is expected to become thinner in the future. do.
한편, 메모리 반도체 칩의 용량이 점점 증가함에 따라 반도체 칩의 크기도 점점 증가하고 있다. 반도체 칩의 크기가 증가하면 현재 사용되고 있는 플라스틱 패키지의 기술만으로는 패키지의 신뢰성을 확보하기 어려워진다. 따라서 베어 칩(bare chip)의 특성을 그대로 패키지 상태에서 유지하면서 취급이 용이하고 패키지의 크기도 줄이는 칩 사이즈 패키지에 대한 활발한 연구가 진행되고 있다. 그 대표적인 예로 후지쓰(Fujitsu)사의 칩 스케일 패키지를 소개하면 다음과 같다.On the other hand, as the capacity of a memory semiconductor chip increases, the size of the semiconductor chip also increases. As the size of the semiconductor chip increases, it is difficult to secure the reliability of the package only by the technology of the plastic package currently used. Accordingly, active researches on chip size packages which are easy to handle and reduce the size of packages while maintaining the characteristics of bare chips in the package state are being conducted. A typical example is Fujitsu's chip scale package:
도 1은 종래 기술에 따른 칩 스케일 패키지의 일 실시예를 나타낸 단면도이다.1 is a cross-sectional view showing an embodiment of a chip scale package according to the prior art.
도 1을 참조하면, 후지쓰사의 칩 스케일 패키지(90)는 리드 온 칩(Lead On Chip) 구조를 이용하고 있다. 반도체 칩(91)은 본딩 패드(92)가 형성된 면이 리드(94)의 일면에 양면 접착성 테이프(93)에 의해 부착되어 있다. 그리고 반도체 칩(91)의 본딩 패드(92)들과 그에 대응되는 리드(94)들과 금선(95)으로 와이어 본딩(wire bonding)되어 전기적인 연결을 이루고 있다. 반도체 칩(91)이 부착되어 있지 않은 리드(94)의 말단부의 하면이 노출되도록 하여 와이어 본딩된 부분들이 성형 수지로 봉지되어 봉지부(96)가 형성되어 있다.Referring to FIG. 1, the Fujitsu chip scale package 90 uses a lead on chip structure. In the semiconductor chip 91, a surface on which the bonding pads 92 are formed is attached to one surface of the lead 94 by a double-sided adhesive tape 93. The wire pads are bonded to the bonding pads 92 of the semiconductor chip 91, the leads 94, and the gold wire 95 to form electrical connections. The lower end portion of the lead 94 to which the semiconductor chip 91 is not attached is exposed so that the wire-bonded portions are sealed with a molding resin to form an encapsulation portion 96.
상기한 칩 스케일 패키지의 경우 반도체 칩의 본딩 패드로부터 리드간의 전기적 연결이 와이어 본딩에 의해서 이루어지기 때문에 성형 공정에서 본딩 와이어가 성형 수지에 의해 휩쓸리거나 또는 이웃하는 본딩와이어와 단락되는 경우가 발생되며, 심한 경우에는 본딩 와이어가 접촉부위에서 떨어지는 경우까지 발생되어 패키지 신뢰성이 저하된다.In the case of the chip scale package, since the electrical connection between the leads from the bonding pad of the semiconductor chip is made by wire bonding, the bonding wire may be swept by the molding resin or shorted with neighboring bonding wires in the molding process. In extreme cases, the bonding wires may even fall out of contact, resulting in poor package reliability.
따라서 본 발명의 목적은 반도체 칩과 외부와의 전기적 연결을 와이어 본딩이 아닌 솔더 범프를 이용하여 종래의 문제점을 개선하고, 그리고 반도체 칩을 더욱 외부환경으로부터 보호할 수 있으며 적층 칩 패키지의 제작에 용이한 구조를 갖는 클립 리드를 갖는 칩 스케일 패키지를 제공하는 데 있다.Accordingly, an object of the present invention is to improve the conventional problem by using a solder bump instead of wire bonding to the electrical connection between the semiconductor chip and the outside, and to further protect the semiconductor chip from the external environment and to facilitate the manufacture of a laminated chip package. There is provided a chip scale package having a clip lead having a structure.
도 1은 종래 기술에 따른 칩 스케일 패키지의 일 실시예를 나타낸 단면도.1 is a cross-sectional view showing one embodiment of a chip scale package according to the prior art.
도 2는 본 발명에 따른 클립 리드를 갖는 칩 스케일 패키지의 일 실시예를 나타낸 단면도.2 is a cross-sectional view of one embodiment of a chip scale package with clip leads in accordance with the present invention.
도 3은 본 발명에 따른 클립 리드를 갖는 칩 스케일 패키지의 다른 실시예를 나타낸 단면도.3 is a cross-sectional view of another embodiment of a chip scale package with clip leads in accordance with the present invention.
도 4는 본 발명에 따른 클립 리드를 갖는 칩 스케일 패키지를 이용한 적층 칩 패키지의 일 실시예를 나타낸 단면도.Figure 4 is a cross-sectional view showing one embodiment of a stacked chip package using a chip scale package having a clip lead in accordance with the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
10,20,90 : 칩 스케일 패키지11,21,91 : 반도체 칩10,20,90: chip scale package 11,21,91: semiconductor chip
12,92 : 본딩 패드13,23 : 범프12,92: bonding pads 13,23: bump
14,24,96 : 봉지부15,25 : 클립 리드14,24,96 Encapsulation 15,25 Clip Lead
26 : 접착제27,94 : 리드26: adhesive 27,94: lead
93 : 양면 접착성 테이프95 : 금선93: double-sided adhesive tape 95: gold wire
상기 목적을 달성하기 위한 본 발명에 따른 클립 리드를 갖는 칩 스케일 패키지는 복수 개의 본딩 패드들을 갖는 반도체 칩; 상기 본딩 패드들이 노출되도록 소정의 봉지수단으로 상기 반도체 칩을 둘러쌓고 있는 패키지 몸체; 상기 패키지 몸체와 끼움결합되어 있으며, 일측이 상기 본딩패드들과 소정의 부착수단으로 접촉되어 있는 것을 특징으로 한다.A chip scale package having a clip lead according to the present invention for achieving the above object is a semiconductor chip having a plurality of bonding pads; A package body surrounding the semiconductor chip with a predetermined sealing means to expose the bonding pads; It is fitted with the package body, characterized in that one side is in contact with the bonding pads by a predetermined attachment means.
이하 첨부 도면을 참조하여 본 발명에 따른 클립 리드를 갖는 칩 스케일 패키지를 보다 상세하게 설명하고자 한다.Hereinafter, a chip scale package having a clip lead according to the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 클립 리드를 갖는 칩 스케일 패키지의 일 실시예를 나타낸 단면도이다.2 is a cross-sectional view of one embodiment of a chip scale package with clip leads in accordance with the present invention.
도 2를 참조하면, 반도체 칩(11)의 본딩 패드(12) 상부에 범프(13)가 형성되어 있다. 반도체 칩(11)은 에폭시 성형 수지로 이루어진 봉지부(14)에 의해 외부의 환경으로부터 보호된다. 범프(13)의 상면과 봉지부(14)의 하면에는 클립 리드(15)가 접촉되어 있다. 이 ㄷ자 형상의 클립 리드(15)는 반도체 칩이 내재된 봉지부(14)가 형성된 상태에서 끼움결합시킬 수 있다.Referring to FIG. 2, bumps 13 are formed on the bonding pads 12 of the semiconductor chip 11. The semiconductor chip 11 is protected from the external environment by the sealing part 14 which consists of epoxy molding resin. The clip lead 15 is in contact with the upper surface of the bump 13 and the lower surface of the sealing portion 14. The U-shaped clip lead 15 can be fitted in a state where the encapsulation portion 14 in which the semiconductor chip is embedded is formed.
상기한 구조를 갖는 칩 스케일 패키지는 종래에 봉지부 외부로 돌출되어 있는 리드의 돌출부를 제거시킬 수 있으므로 패키지의 크기를 감소시킬 수 있다. 또한 반도체 칩의 본딩 패드와의 전기적 연결이 본딩 와이어가 아닌 범프로 이루어지기 때문에 본딩 와이어로 인해 발생되는 불량 요소들을 제거시킬 수 있으며, 클립 리드가 패키지 봉지부에 의해 보호되는 반도체 칩을 더욱 보호할 수 있다.The chip scale package having the above-described structure can reduce the size of the package because it can remove the protrusion of the lead that is conventionally protruding outside the encapsulation. In addition, since the electrical connection to the bonding pads of the semiconductor chip is made of bumps instead of bonding wires, defects caused by the bonding wires can be eliminated, and the clip lead can further protect the semiconductor chip protected by the package encapsulation. Can be.
도 3은 본 발명에 따른 클립 리드를 갖는 칩 스케일 패키지의 다른 실시예를 나타낸 단면도이다.3 is a cross-sectional view of another embodiment of a chip scale package having a clip lead according to the present invention.
도 3을 참조하면, 반도체 칩(21)의 상면에는 범프(23)가 형성되어 있으며 하면에는 리드(27)가 부착되어 있다. 이 리드(27)는 성형시에 반도체 칩을 정위치에 위치시키는 역할을 한다. 그리고 반도체 칩(21)을 외부의 환경으로부터 보호하기 위하여 에폭시 성형 수지로 봉지부(24)가 형성되어 있다. 반도체 칩(21)의 범프(23)와 봉지부(24)의 하면에는 클립 리드(25)가 접촉되어 있다.Referring to FIG. 3, bumps 23 are formed on the upper surface of the semiconductor chip 21, and leads 27 are attached to the lower surface of the semiconductor chip 21. This lead 27 serves to position the semiconductor chip in position during molding. In order to protect the semiconductor chip 21 from the external environment, the sealing portion 24 is formed of an epoxy molding resin. The clip lead 25 is in contact with the bump 23 of the semiconductor chip 21 and the lower surface of the sealing portion 24.
이러한 구조를 갖는 칩 스케일 패키지는 종래의 리드 프레임을 이용하여 트랜스퍼 몰딩법에 의해 제조될 수 있으므로, 성형의 신뢰성을 증대시킬 수 있다.A chip scale package having such a structure can be manufactured by a transfer molding method using a conventional lead frame, so that the reliability of molding can be increased.
도 4는 본 발명에 따른 클립 리드를 갖는 칩 스케일 패키지를 이용한 적층 칩 패키지의 일 실시예를 나타낸 단면도이다.4 is a cross-sectional view showing an embodiment of a stacked chip package using a chip scale package having a clip lead according to the present invention.
도 4를 참조하면, 4개의 칩 스케일 패키지(10)가 적층되어 있다. 각 칩 스케일 패키지(10)의 클립 리드(15)들이 서로 접촉되어 상호 연결되어 있다. 이렇게 제작된 적층 칩 패키지는 고집적화와 더불어 적층 칩 패키지의 크기를 줄일 수 있다.Referring to FIG. 4, four chip scale packages 10 are stacked. The clip leads 15 of each chip scale package 10 are in contact with each other and interconnected. The stacked chip package manufactured as described above is highly integrated and can reduce the size of the stacked chip package.
따라서 본 발명에 의한 구조에 따르면, 반도체 칩 패키지의 크기가 크게 축소된 칩 스케일 패키지를 제공하여 전자기기의 소형화와 경량화에 효과적으로 사용될 수 있으며, 적층 칩 패키지의 제조에 사용되어 고집적화에 대응할 수 있는 이점(利點)이 있다.Therefore, according to the structure according to the present invention, by providing a chip scale package with a greatly reduced size of the semiconductor chip package can be effectively used for miniaturization and light weight of the electronic device, it can be used in the manufacture of laminated chip package to cope with high integration There is (利 點).
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960041705A KR19980022527A (en) | 1996-09-23 | 1996-09-23 | Chip Scale Package with Clip Leads |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960041705A KR19980022527A (en) | 1996-09-23 | 1996-09-23 | Chip Scale Package with Clip Leads |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980022527A true KR19980022527A (en) | 1998-07-06 |
Family
ID=66520723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960041705A KR19980022527A (en) | 1996-09-23 | 1996-09-23 | Chip Scale Package with Clip Leads |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980022527A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000050864A (en) * | 1999-01-15 | 2000-08-05 | 전주범 | Low temperature cofired ceramic on metal module |
| KR20010097635A (en) * | 2000-04-25 | 2001-11-08 | 이중구 | Unit for stacking type semiconductor package and semiconductor package |
| KR20030036077A (en) * | 2001-11-02 | 2003-05-09 | 엔이씨 일렉트로닉스 코포레이션 | Apparatus and method for manufacturing semiconductor device |
-
1996
- 1996-09-23 KR KR1019960041705A patent/KR19980022527A/en not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000050864A (en) * | 1999-01-15 | 2000-08-05 | 전주범 | Low temperature cofired ceramic on metal module |
| KR20010097635A (en) * | 2000-04-25 | 2001-11-08 | 이중구 | Unit for stacking type semiconductor package and semiconductor package |
| KR20030036077A (en) * | 2001-11-02 | 2003-05-09 | 엔이씨 일렉트로닉스 코포레이션 | Apparatus and method for manufacturing semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100260997B1 (en) | Semiconductor package | |
| US8053278B2 (en) | Multi-chip package type semiconductor device | |
| US6743658B2 (en) | Methods of packaging an integrated circuit | |
| KR100477020B1 (en) | Multi chip package | |
| US6445077B1 (en) | Semiconductor chip package | |
| US7115441B2 (en) | Semiconductor package with semiconductor chips stacked therein and method of making the package | |
| US6982485B1 (en) | Stacking structure for semiconductor chips and a semiconductor package using it | |
| US5894107A (en) | Chip-size package (CSP) using a multi-layer laminated lead frame | |
| US20050127491A1 (en) | Stacked die semiconductor device | |
| US20130115734A1 (en) | Methods of manufacturing semiconductor device assemblies including face-to-face semiconductor dice | |
| US20070176269A1 (en) | Multi-chips module package and manufacturing method thereof | |
| KR100825784B1 (en) | Semiconductor package suppressing a warpage and wire open defects and manufacturing method thereof | |
| US20060284298A1 (en) | Chip stack package having same length bonding leads | |
| US20040188818A1 (en) | Multi-chips module package | |
| US20070166882A1 (en) | Methods for fabricating chip-scale packages having carrier bonds | |
| KR19980022527A (en) | Chip Scale Package with Clip Leads | |
| JP3356566B2 (en) | Semiconductor package and mounting method thereof | |
| KR100708050B1 (en) | semiconductor package | |
| KR100444175B1 (en) | ball grid array of stack chip package | |
| KR100379092B1 (en) | semiconductor package and its manufacturing method | |
| KR100567045B1 (en) | A package | |
| KR20060006431A (en) | Chip package having improved heat dissipating ability | |
| KR100424611B1 (en) | Low profile optically-sensitive semiconductor package | |
| US20030064542A1 (en) | Methods of packaging an integrated circuit | |
| US20030037947A1 (en) | Chip scale package with a small surface mounting area |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |