KR100186340B1 - 메모리의 셀 데이타 보호 회로 - Google Patents

메모리의 셀 데이타 보호 회로 Download PDF

Info

Publication number
KR100186340B1
KR100186340B1 KR1019960033682A KR19960033682A KR100186340B1 KR 100186340 B1 KR100186340 B1 KR 100186340B1 KR 1019960033682 A KR1019960033682 A KR 1019960033682A KR 19960033682 A KR19960033682 A KR 19960033682A KR 100186340 B1 KR100186340 B1 KR 100186340B1
Authority
KR
South Korea
Prior art keywords
output
cell data
gate
type
node
Prior art date
Application number
KR1019960033682A
Other languages
English (en)
Other versions
KR19980014623A (ko
Inventor
김성식
Original Assignee
구자홍
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구자홍, 엘지반도체주식회사 filed Critical 구자홍
Priority to KR1019960033682A priority Critical patent/KR100186340B1/ko
Publication of KR19980014623A publication Critical patent/KR19980014623A/ko
Application granted granted Critical
Publication of KR100186340B1 publication Critical patent/KR100186340B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G06F12/1408—Protection against unauthorised use of memory or access to memory by using cryptography
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
    • G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block

Abstract

본 발명은 메모리 소자중 이피롬(EPROM) 또는 이이피롬(EEPROM)의 셀 데이타를 보호하기 위한 메모리의 셀 데이타보호 회로에 관한 것으로, 워드라인(Word)이 엑티브 됨에따라 그 워드라인(Word)에 의해 값이 읽혀지는 제2엔형 이피롬(EPROM1)과, 인크립션 워드신호(Encryption)가 엑티브 됨에따라 값이 읽혀지는 제1엔형 이피롬(EPROM2)과, 그에따른 다수의 논리소자로 구성된 메모리 셀 데이타 출력회로에 있어서; 상기 워드 라인(Word)의 각 비트값을 합하여 2진수 값으로 출력하는 덧셈부(3)와; 상기 덧셈부(3)의 출력과 상기 노아게이트(NOR)의 출력을 비교하여 그 결과를 출력하는 비교부(4)를 부가하여 사용자가 각각의 제품마다 부여한 고유의 디바이스 코드와 셀 데이타 와의 조합에 의하여 외부로 데이타를 출력하게 됨으로써 각 디바이스 마다 동일한 셀 데이타라도 외부로 출력하는 데이타를 다르게 하여 사용자가 코딩한 셀 데이타를 안전하게 보호할 수 있는 효과가 있다.

Description

메모리의 셀 데이타 보호 회로
본 발명은 메모리 소자중 이피롬(EPROM) 또는 이이피롬(EEPROM)의 셀 데이타를 보호하기 위한 보호회로에 관한 것으로, 특히 사용자가 각각의 제품마다 부여한 고유의 디바이스 코드와 셀 데이타 와의 조합에 의하여 외부로 데이타를 출력하게 됨으로써 각 디바이스 마다 동일한 셀 데이타라도 외부로 출력되는 데이타를 다르게 함으로써 셀 데이타를 보호할 수 있는 메모리 셀 데이타 보호회로에 관한 것이다.
도1은 종래 메모리 셀 데이타 출력회로의 회로도로서, 메모리 소자를 이피롬(EPROM)으로 하여 도시된다.
이에 도시한 바와같이, 프리차지 신호(Precharge)를 게이트로 입력받는 피모스트랜지스터(PMOS)와; 워드신호(Word)를 게이트로 입력받고 드레인이 상기 피모스 트랜지스터(PMOS)의 드레인과 연결된 제1엔형 이피롬(EPROM1)과; 인크립션 워드신호(Encryption)를 게이트로 입력받고 드레인이 상기 피모스 트랜지스터(PMOS)와 상기 제1 및 제2엔형 이피롬(EPROM1)(EPROM2)의 공통 단자로 출력되는 논리값을 반전하는 제1인버터(INV1)와 그 제1인버터(INV1)의 출력을 다시 반전하여 입력측으로 궤환 공급하는 제2인버터(INV2)로 이루어진 제1래치부(1)와; 상기 제1래치부(1)의 출력과 콘트롤 신호(Control)를 노아 조합하는 노아게이트(NOR)와; 콘트롤 신호(Control)에 따라 상기 제1래치부(1)의 출력을 통과 또는 차단하는 엔모스 트랜지스터(NMOS)와; 상기 엔모스 트랜지스터(NMOS)를 통과한 상기 제1래치부(1)의 논리값을 반전하는 제3인버터(INV3)와 그 제3인버터(INV3)의 출력을 다시 반전하여 입력측으로 궤환 공급하는 제4인버터(INV4)로 이루어진 제2래치부(2)와; 상기 노아게이트(NOR)와 제2래치부(2)의 출력을 배타적 노아조합하는 배타적 노아게이트(EXNOR)로 구성된다.
이와같이 구성된 종래 장치의 동작은 다음과 같다.
먼저, 프리차지 신호(Precharge)가 엑티브 됨에따라 피모스 트랜지스터(PMOS)가 도통되어 노드가 프리차지 되며, 다음으로 워드신호(Word)가 엑티브 됨에따라 제1엔형 이피롬(EPROM1), 즉 셀 트랜지스터가 프로그램 되어 있으면 상기 노드는 로우상태로 되며 이와 함께 콘트롤 신호(Control)가 엑티브 되어 그 콘트롤 신호(Control)가 게이트에 연결된 엔모스 트랜지스터(NMOS)가 도통된다. 따라서 상기 노드의 논리상태는 제1래치부(1)에서 래치되어 노드에서 반전된 후 상기 엔모스 트랜지스터(NMOS)를 통과하여 제2래치부(2)에서 다시 래치되어 그 제2래치부(2)의 출력단인 노드의 논리 상태는 상기 노드의 논리상태와 동일하게 됨으로써 상기 제1엔형 이피롬(EPROM1)이 프로그램 되어 있으면 상기 노드는 하이상태로 래치되며 프로그램되어 있지 않으면 상기 노드는 로우상태로 래치된다.
한편, 상기 콘트롤 신호(Control)와 상기 노드의 논리값은 노아게이트(NOR)에서 노아 조합되며 그 출력단인 노드의 논리값은 배타적 노아 게이트(EXNOR)에서 상기 노드의 논리값과 배타적 노아 조합 된다.
이와같은 상태에서 인크립션 워드신호(Encryption)가 엑티브 되고 상기 콘트롤 신호(Control)가 엑티브 되지 않을때를 고려한다.
이때, 그 인크립션 워드신호(Encryption)와 연결된 제2엔형 이피롬(EPROM2), 즉 셀 트랜지스터의 값이 읽혀지게 되는데, 만약 그 제2엔형 이피롬(EPROM2)이 프로그램 되어 있으면 제1래치부(1)의 출력단인 노드는 로우상태로 래치 되고 반대로 상기 제2엔형 이피롬(EPROM2)이 프로그램 되어 있지 않으면 상기 노드는 하이 상태로 래치 된다.
또한, 상기 노드의 논리값은 상기 노아게이트(NOR)에서 반전되고 그 출력단 노드의 논리값은 배타적 노아 게이트(EXNOR)에서 상기 노드의 논리값과 배타적 노아 조합되어 최종적으로 출력된다.
상기와 같이 동작하는 종래 메모리 셀 데이타 출력회로는 실제 사용자가 아닌 다른 사용자가 인크립션 코드를 알면 최종 출력되는 데이타에 다시 인크립션 코드를 배타적 노아 조합하면 최종적인 셀 데이타 값을 읽을 수 있게 된다.
다시 말하면 실제 사용자가 아닌 다른 사용자가 인크립션 워드신호(Encryption)에 연결된 상기 제2엔형 이피롬(EPROM2), 즉 셀 트랜지스터의 프로그램 유·무 상태만 알고 있으면 최종 출력되는 셀 데이타를 읽을 수 있게 된다. 따라서 셀 데이타를 보호할 수 없게 됨으로 인해 사용자가 셀 데이타에 대한 보호(protection)를 완벽하게 할 수 없게 되는 문제점이 발생한다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 최종 셀 데이타를 출력하기 이전에 사용자의 고유의 디바이스 코드를 인크립션 코드 데이타와 비교하고 그 결과를 다시 셀 데이타와 비교한 후 출력하게 함으로써 최종 셀 데이타를 보호 하는 것을 목적으로 한다.
도1은 종래 메모리 셀 데이타 출력회로의 회로도.
도2는 본 발명 메모리 셀 데이타 보호회로의 일실시예의 회로도.
도3은 도2 덧셈부(3)의 입출력 논리상태를 보인 도.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1래치부 2 : 제2래치부
3 : 덧셈부 4 : 비교부
PMOS : 피모스 트랜지스터 EPROM1, EPROM2 : 제1, 제2엔형 이피롬
INV1~INV4 : 제1~제4인버터 NOR : 노아 게이트
NMOS : 엔모스 트랜지스터 EXNOR : 배타적 노아 게이트
도2는 상기 본 발명의 목적을 달성하기 위한 메모리의 셀 데이타 보호회로의 일실시예시도로서, 이에 도시한 바와같이 프리차지 신호(Precharge)를 게이트로 입력받는 피모스 트랜지스터(PMOS)와; 워드신호(Word)를 게이트로 입력받고 드레인이 상기 피모스 트랜지스터(PMOS)의 드레인과 연결된 제1엔형 이피롬(EPROM1)과; 인크립션 워드신호(Encryption)를 게이트로 입력받고 드레인이 상기 피모스 트랜지스터(PMOS)의 드레인과 연결된 제2엔형 이피롬(EPROM2)과; 상기 제1 및 제2엔형 이피롬(EPROM1)(EPROM2)의 프로그램에 따라 상기 피모스 트랜지스터(PMOS)의 드레인과 연결된 제2엔형 이피롬(EPROM2)과; 상기 제1 및 제2엔형 이피롬(EPROM1)(EPROM2)의 프로그램에 따라 상기 피모스 트랜지스터(PMOS)와 상기 제1 및 제2엔형 이피롬(EPROM1)(EPROM2)의 공통 단자로 출력되는 논리값을 반전하는 제1인버터(INV1)와 그 제1인버터(INV1)의 출력을 다시 반전하여 입력측으로 궤환 공급하는 제2인버터(INV2)로 이루어진 제1래치부(1)와; 상기 제1래치부(1)의 출력과 콘트롤 신호(Control)를 노아 조합하는 노아게이트(NOR)와; 콘트롤 신호(Control)에 따라 상기 제1래치부(1)의 출력을 통과 또는 차단하는 엔모스 트랜지스터(NMOS)와; 상기 엔모스 트랜지스터(NMOS)를 통과한 상기 제1래치부(1)의 논리값을 반전하는 제3인버터(NIV3)와 그 제3인버터(INV3)의 출력을 다시 반전하여 입력측으로 궤환 공급하는 제4인버터(INV4)로 이루어진 제2래치부(2)와; 상기 워드신호(Word)의 각 비트값을 합하여 2진수 값으로 출력하는 덧셈부(3)와; 상기 덧셈부(3)의 출력과 상기 노아게이트(NOR)의 출력을 비교하여 그 결과를 출력하는 비교부(4)와; 상기 비교부(4)와 노아게이트(NOR)의 출력을 배타적 노아조합하는 배타적 노아게이트(EXNOR)로 구성한다.
이와같이 구성한 본 발명의 작용을 도3을 참조하여 설명하면 다음과 같다.
먼저, 프리차지 신호(Precharge)가 엑티브 됨에따라 피모스 트랜지스터(PMOS)가 도통되어 노드가 프리차지 된다.
다음으로 워드신호(Word)가 엑티브 되고 이 워드신호(Word)가 도3과 같이 n비트데이타 이면 그 n비트는 덧셈부(3)에서 도시한 바와 같이 더해져서 2진수로 출력됨과 동시에, 제1엔형 이피롬(EPROM1), 즉 셀 트랜지스터가 프로그램 되어 있으면 상기 노드가 하이상태로 되고 프로그램 되어 있지 않으면 상기 노드가 하이상태로 되고 프로그램 되어 있지 않으면 상기 노드는 로우상태로 되며 이와함께 콘트롤 신호(Control)가 엑티브 되어 그 콘트롤 신호(Control)가 게이트에 연결된 엔모스 트랜지스터(NMOS)가 도통된다. 따라서 상기 노드의 논리상태는 제1래치부(1)에서 래치되어 노드에서 반전된 후 상기 엔모스 트랜지스터(NMOS)를 통과하여 제2래치부(2)에서 다시 래치되어 그 제2래치부(2)의 출력단인 노드의논리상태는 상기 노드의 논리상태와 동일하게 됨으로써 상기 제1엔형 이피롬(EPROM1)이 프로그램 되어 있으면 상기 노드는 하이상태로 래치되며 프로그램 되어 있지 않으면 상기 노드는 로우상태로 래치된다.
한편, 상기 콘트롤 신호(Control)와 상기 노드의 논리값은 노아게이트(NOR)에서 노아 조합되며 그 출력단인 노드의 논리값은 배타적 노아 게이트(EXNOR)에서 상기 노드의 논리값과 배타적 노아 조합 된다.
이와같은 상태에서 인크립션 워드신호(Encryption)가 엑티브 되고 상기 콘트롤 신호(Control)가 엑티브 되지 않을때를 고려한다.
이때, 그 인크립션 워드신호(Encryption)와 연결된 제2엔형 이피롬(EPROM2), 즉 셀 트랜지스터의 값이 읽혀지게 되는데, 만약 그 제2엔형 이피롬(EPROM2)이 프로그램 되어 있으면 제1래치부(1)의 출력단인 노드는 로우상태로 래치 되고 반대로 상기 제2엔형 이피롬(EPROM2)이 프로그램 되어 있지 않으면 상기 노드는 하이상태로 래치 된다.
또한, 상기 노드의 논리값은 상기 노아게이트(NOR)에서 반전되고 그 출력단인 노드의 출력은 덧셈부(3)의 출력과 비교부(4)에서 비교된다. 즉, 노드의 출력과 상기 덧셈부(3)의 출력의 논리상태가 같으면 하이상태의 논리값이 출력되고 상기 두개의 출력의 논리상태가 다르면 로우상태가 논리값이 출력되며, 그 비교부(4)의 출력 논리값은 배타적 노아 게이트(EXNOR)에서 상기 노드의 논리값과 배타적 노아 조합되어 최종적으로 출력된다.
따라서 본 발명은 사용자가 각각의 제품마다 부여한 고유의 디바이스 코드와 셀 데이타 와의 조합에 의하여 외부로 데이타를 출력하게 됨으로써 각 디바이스 마다 동일한 셀 데이타라도 외부로 출력되는 데이타를 다르게 할 수 있게되어 사용자가 코딩한 셀 데이타를 안전하게 보호할 수 있는 효과가 있다.

Claims (1)

  1. 프리차지 신호를 게이트로 입력받는 피모스 트랜지스터와; 워드신호를 게이트로 입력받고 드레인이 상기 피모스 트랜지스터의 드레인과 연결된 제1엔형 이피롬과; 인크립션 워드신호를 게이트로 입력받고 드레인이 상기 피모스 트랜지스터의 드레인과 연결된 제2엔형 이피롬과; 상기 제1 및 제2엔형 이피롬의 프로그램 상태에 따라 상기 피모스 트랜지스터와 그 제1 및 제2엔형 이피롬의 공통 단자로 출력되는 논리값을 반전 래치하는 제1래치부와; 상기 제1래치부의 출력과 콘트롤 신호를 노아 조합하는 노아게이트와; 상기 콘트롤 신호에 따라 상기 제1래치부의 출력을 통과 또는 차단하는 엔모스 트랜지스터와; 상기 엔모스 트랜지스터를 통과한 상기 제1래치부의 논리값을 반전 래치하는 제2래치부와; 상기 워드 신호의 각 비트값을 합하여 2진수 값으로 출력하는 덧셈부와; 상기 덧셈부의 출력과 상기 노아게이트의 출력을 비교하는 비교부와; 상기 비교부와 노아게이트의 출력을 배타적 노아조합하는 배타적 노아게이트로 구성하여 된것을 특징으로 하는 메모리의 셀 데이타 보호 회로.
KR1019960033682A 1996-08-14 1996-08-14 메모리의 셀 데이타 보호 회로 KR100186340B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960033682A KR100186340B1 (ko) 1996-08-14 1996-08-14 메모리의 셀 데이타 보호 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960033682A KR100186340B1 (ko) 1996-08-14 1996-08-14 메모리의 셀 데이타 보호 회로

Publications (2)

Publication Number Publication Date
KR19980014623A KR19980014623A (ko) 1998-05-25
KR100186340B1 true KR100186340B1 (ko) 1999-05-15

Family

ID=19469560

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960033682A KR100186340B1 (ko) 1996-08-14 1996-08-14 메모리의 셀 데이타 보호 회로

Country Status (1)

Country Link
KR (1) KR100186340B1 (ko)

Also Published As

Publication number Publication date
KR19980014623A (ko) 1998-05-25

Similar Documents

Publication Publication Date Title
US4598170A (en) Secure microprocessor
US11501828B2 (en) Apparatuses, memories, and methods for address decoding and selecting an access line
KR100301265B1 (ko) 반도체프로그램가능논리회로용데이터보안장치
US6061417A (en) Programmable shift register
US11652070B2 (en) Integrated circuit
US5847999A (en) Integrated circuit memory devices having variable block size erase capability
KR100258870B1 (ko) 2진 비교회로
KR100186340B1 (ko) 메모리의 셀 데이타 보호 회로
KR100235390B1 (ko) 복사 방지 기능을 갖는 반도체 집적회로 장치
EP0707317B1 (en) Semiconductor memory device and method of manufacturing the same
KR100201396B1 (ko) 이피롬의 비화코드 해독 방지회로
KR100218279B1 (ko) 비교기
KR19990017978A (ko) 반도체 메모리 장치의 프로그램 데이타 보호 회로
US6195279B1 (en) Increased content addressable memory (CAM) density and performance
US5134384A (en) Data coincidence detecting circuit
CN110943824B (zh) 基于单总线协议的密钥电路
KR100197952B1 (ko) 인크립션 데이타 보호 장치
KR100192490B1 (ko) 오티피 인크립션 회로
KR100295647B1 (ko) 메모리데이터보호회로
KR200163017Y1 (ko) 암호를 갖는 입력 및 출력게이트 어레이장치
KR100232215B1 (ko) 데이타 보호회로
US5377137A (en) Read-protected semiconductor program memory
KR960011541B1 (ko) 반도체코드 기억회로
KR0179906B1 (ko) 전감산기
JPH0877076A (ja) 不揮発性メモリ

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051118

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee