KR0182702B1

KR0182702B1 - 전전자 교환기의 3중화 망동기 회로

Info

Publication number: KR0182702B1
Application number: KR1019960030370A
Authority: KR
Inventors: 표형준
Original assignee: 유기범; 대우통신주식회사
Priority date: 1996-07-25
Filing date: 1996-07-25
Publication date: 1999-05-15
Also published as: KR980013078A

Abstract

본 발명은 전전자 교환기의 망동기 회로에 관한 것으로서, 마스터, 슬래브 0 및 슬래브 1 모드가 선택적으로 설정되고, 설정된 모드 및 나머지 두 개의 클럭 출력 회로가 탈장여부에 따라 단자(A,B)로 클럭을 선택적으로 출력하는 3개의 클럭 출력 회로(1,2,3)와; 클럭 출력 회로(1,2,3)의 단자(A)로부터 제공되는 클럭에 동기되어 회선 교환을 행하는 제1스위치(S1)와; 클럭 출력 회로(1,2,3)의 단자(B)로부터 제공되는 클럭에 동기되어 회로 교환을 행하는 제2스위치(S2)를 구비한다.

즉, 본 발명은 3개의 클럭 제공 회로가 포트(A,B)로 클럭을 제공하되, 자신이 마스터, 슬래브 0 또는 슬래브 1 상태인가에 따라서 포트(A 또는 B)로 출력하므로 스위치들은 항상 클럭을 제공받을 수 있어 정확한 망동기를 이룰 수 있다는 효과가 있다.

Description

전전자 교환기의 3중화 망동기 회로

제1도는 종래의 전전자 교환기의 3중화 망동기 회로의 블록도.

제2도는 본 발명에 따른 전전자 교환기의 3중화 망동기 회로의 블록도.

제3 및 제4도는 본 발명에 따른 전전자 교환기의 3중화 망동기 회로에 구성되는 클럭 제공 회로에 구성되는 회로도.

* 도면의 주요부분에 대한 부호의 설명

1, 2, 3 : 클럭 제공 회로 S1, S2 : 스위치

본 발명은 전전자 교환기의 망동기 회로에 관한 것으로서, 더욱 상세하게는, 망동기 회로를 3중화로 구성한 전전자 교환기의 3중화 망동기 회로에 관한 것이다.

전전자 교환기에서 전체 망들의 동기를 일치화시키는 것은 양질의 교환 서비스를 제공하는데 있어 필수적인 과제이다. 따라서, 종래의 전화기에서는 망동기를 위한 클럭 제공 회로를 3중화로 구성하고, 제공된 클럭에 따라 회선 교환을 행하는 스위치를 2중화 구성하는 것이 일반화되어 있다.

제1도에는 클럭 제공 회로를 3중화로 구성한 종래의 전전자 교환기의 일예가 도시되어 있다.

도시된 바와 같이 종래의 전전자 교환기에서는 소정 주파수의 클럭을 제공하는 클럭 제공 회로(1,2,3)에 스위치(S1,S2)가 버퍼(B1)(B2)를 통해 각각 연결되어 있어 스위치(S1,S2)는 클럭 제공회로(1,2,3)의 클럭들중 어느 한 클럭을 선택하여 사용하게 구성되어 있다. 여기서 스위치(S1,S2)가 두 개 구성된 것은 이중화를 위한 구성임은 용이하게 할 수 있을 것이다.

이러한 구성에서 예컨데 스위치(S1)가 액티브 상태, 스위치(S2)가 스탠바이 상태인 경우에, 액티브인 스위치(S1)는 상술한 바와 같이 클럭 제공 회로(1,2,3)들중 액티브 상태의 회로(1,2, 또는 3들중 어느 하나)로부터 제공되는 클럭을 사용하게 된다.

그러나, 이러한 종래의 기술에서는 클럭 제공회로(1,2,3)에서 액티브 상태의 회로가 변경될 경우, 스위치(S1,S2)는 이에 따라 클럭을 입력하는 단자(P1,2,P3)를 변경하여야 하며, 이에 따라 망동기가 흐트러질 수 있는 문제가 있었다.

본 발명은 이러한 문제를 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 3중화된 클럭 제공 회로로부터 안정되게 클럭을 제공받을 수 있게 한 전전자 교환기의 3중화 망동기 회로를 제공하는데 있다.

본 발명에 따른 전전자 교환기의 3중화 망동기 회로는, 마스터, 슬래브0 및 슬래브 1 모드가 선택적으로 설정되고, 설정된 모드 및 나머지 두 개의 클럭 출력 회로가 탈장여부에 따라 제1 및 제2 단자로 클럭을 선택적으로 출력하는 3개의 클럭 출력 회로와; 클럭 출력 회로의 제1단자로부터 제공되는 클럭에 동기되어 회선 교환을 행하는 제1스위치와; 클럭 출력 회로의 제2단자로부터 제공되는 클럭에 동기되어 회로 교환을 행하는 제2스위치를 포함한다.

이하, 본 발명의 일 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

제2도는 본 발명에 따른 전전자 교환기의 3중화 망동기 회로의 블록도로서, 도시된 바와 같이 클럭 제공 회로(1,2,3)들은 단자(A)에 스위치(S1)에 그리고, 단자(B)는 스위치(S2)에 각각 연결되어 있다.

즉, 스위치(S1)는 회로(1,2,3)의 단자(A)로부터 인가되는 클럭만을 제공받고, 스위치(S2)는 단자(B)로부터 인가되는 클럭만을 제공받게 구성되어 있다.

여기서, 본 발명의 회로(1,2,3)들은 3개의 모드 상태 즉, 마스터, 슬래브 0, 슬래브 1 상태를 가지며, 마스터 상태는 회로기(1,2,3)들중 클럭을 제공할 최우선권을 갖는 상태이다. 또한, 슬래브 0는 마스터 상태의 클럭 제공 회로(1,2,3들중 어느 하나)의 다음으로 클럭을 제공할 우선권을 갖는 것으로 본 실시예에서는 마스터 회로의 우측(회로(3)의 경우에는 회로(1))에 있는 회로를 슬래브 0 상태로 하였다. 또한, 슬래브 1는 슬래브 0 상태의 클럭 제공회로(1,2,3들중 어느 하나)의 다음으로 클럭을 제공할 우선권을 갖는 것으로 본 실시예에서는 슬래브 상태의 회로의 좌측(회로(1)의 경우에는 회로(3))에 있는 회로를 슬래브 0 상태로 하였다.

여기서, 클럭 제공 회로(1,2,3)들은 내부에 프로세서가 구성되어 있어 자신이 마스터, 슬래브 0 또는 슬래브 1 상태인지를 상호 통신에 의하여 알 수 있게 되며, 회로(1,2,3)들간의 마스터, 슬래브 0 및 슬래브 1 상태는 후술하는 설명으로부터 알 수 있는 바와 같이 변동되도록 구성된다.

또한, 본 발명의 클럭 제공 회로(1,2,3)들은 탈장 여부를 상호 감시할 수 있게 구성되어 있다. 즉, 본 실시예에서 회로(1,2,3)들은 자신을 기준으로 하여 좌우측(상술한 바와 같이 회로(3)의 우측은 회로(1), 회로(1)의 좌측은 회로(3)가 된다.)에 있는 회로(1,2,3)들의 탈장 여부를 감시하며, 본 실시예에서는 이 탈장신호를 PBA OPEN L, PBA OPEN R로 명명하였다. 여기서 PBA OPEN L는 좌측 회로(1,2,3)가 탈장된 것임을 의미하며, PBA OPEN R은 우측 회로(1,2,3)가 탈장한 것을 의미하는 것으로 로직 하이 상태가 된다.

즉, 본 발명에서는 마스터 상태의 회로(1,2 또는 3)는 단자(A)를 통하여 클럭을 출력하며, 이때, 슬래브 0 상태의 회로(1,2, 또는 3)은 단자(B)를 통하여 클럭을 출력하고, 슬래브 1 상태의 회로(1,2 또는 3)은 슬래브 0 상태의 회로가 탈장되었을 때엔 단자(B)로 클럭을 출력하는 것이다.

이를 회로로 구성한 것이 제3도 및 제4도에 도시되어 있다.

제3도의 회로는 회로(1,2,3)들이 단자(A)를 통하여 클럭을 출력할 것인지에 대하여 결정하기 위한 로직 회로로서 도시된 바와 같이 PBA OPEN L, PBA OPEN R를 논리곱하는 앤드 게이트(AG1)와 PBA OPEN L 및 슬래브 0 상태인지를 알리는 SLV 0신호를 조합하는 앤드 게이트(AG2)를 포함한다. 여기서 SLV 0신호는 자신이 슬래브 0 상태일 때엔 출력하는 신호로 로직 하이 상태가 된다. 그리고, 제3도에서는 이 앤드 게이트(AG1,AG2)의 출력과 MAST 신호를 오아 게이트(OG1)게이트와 조합하여 출력하게 구성된다. 여기서 MAST 신호는 자신이 마스터 상태일 때 출력하는 신호로서 로직 하이 상태가 되며, 회로(1,2,3)들은 오아 게이트(OG 1)가 하이 상태일 때에 포트(A)로 클럭을 출력하게 구성되어 있다.

제3도에서 알 수 있는 바와 같이 회로(1,2,3)은 자신이 마스터 상태일 때에는 무조건 포트(A)로 클럭을 출력하고, 자신이 슬래브 0 상태에서 좌측의 클럭 제공 회로(즉 마스터 클럭 제공 회로)가 탈장된 경우나, 자신이 슬래브 1 상태에서도 좌, 우측 클럭 제공 회로가 탈장된 경우에는 포드(A)로 클럭을 출력하는 것이다.

이때, 자신이 슬래브 0이나 1 상태에서 포드(A)로 클럭을 출력하게 된 클럭 제공 회로(1,2,3)은 자신을 마스터 상태로 전환하게 되고, 이에 따라 좌, 우측 클럭 제공 회로들로 자신들을 슬래브 0 또는 슬래브 1상태로 전환될 것이다.

제4도의 회로는 회로(1,2,3)들이 단자(B)를 통하여 클럭을 출력할 것인지에 대하여 결정하기 위한 로직 회로로서 도시된 바와 같이 PBA OPEN L, PBA OPEN R를 논리곱하는 앤드 게이트(AG3)와 PBA OPEN L 및 슬래브 1 상태인지를 알리는 SLV 10신호를 조합하는 앤드 게이트(AG4)를 포함한다. 그리고, 제4도에서는 이 앤드 게이트(AG1,AG2)의 출력과 SLV 0신호를 오아 게이트(OG 2)와 조합하여 출력하게 구성된다. 여기서, SLV 0신호는 자신이 슬래브 0 상태일 때 출력하는 신호로서 로직 하이 상태가 되며, 회로(1,2,3)들은 오아게이트(OG 2)가 하이 상태일 때에 포트(B)로 클럭을 출력하게 구성되어 있다.

제4도에서 알 수 있는 바와 같이 회로(1,2,3)은 자신이 슬래브 0상태일 때에는 무조건 포트(B)로 클럭을 출력하고, 자신이 슬래브 1 상태에서 좌측의 클럭 제공 회로(즉 슬래브 0 클럭 제공 회로)가 탈장된 경우나, 자신이 슬래브 1 상태에서도 좌, 우측 클럭 제공 회로가 탈장된 경우에는 포트(B)로 클럭을 출력하는 것이다.

이때, 자신이 1 상태에서 포트(A)로 클럭을 출력하게 된 클럭 제공 회로(1,2,3)은 자신을 슬래브 0 상태로 전환하게 되고, 이에 따라 좌, 우측 클럭 제공 회로들은 자신들을 마스터 또는 슬래브 1 상태로 전환될 것이다.

상술한 설명으로부터 알 수 있는 바와 같이 좌, 우측 클럭 제공 회로가 모두 탈장된 경우에 클럭 제공 회로(1,2,3)은 포트(A,B)로 클럭을 제공하게 될 것이다.

Claims

전전자 교환기의 망동기 회로로서, 마스터, 슬래브 0 및 슬래브 1 모드가 선택적으로 설정되고, 설정된 모드 및 나머지 두 개의 클럭 출력 회로가 탈장여부에 따라 단자(A,B)로 클럭을 선택적으로 출력하는 3개의 클럭 출력 회로(1,2,3)와; 상기 클럭 출력 회로(1,2,3)의 단자(A)로부터 제공되는 클럭에 동기되어 회선 교환을 행하는 제1스위치(S1)와; 상기 클럭 출력 회로(1,2,3)의 단자(B)로부터 제공되는 클럭에 동기되어 회로 교환을 행하는 제2스위치(S2)를 구비하는 전전자 교환기의 3중화 망동기 회로.
제1항에 있어서, 상기 클럭 출력 회로(1,2,3)는, 좌, 우측 클럭 출력 회로의 탈장 여부를 알리는 신호(PBA OPEN L, PBA OPEN R)를 조합하는 앤드 게이트(AG1)와; 자신이 슬래브 0상태인지를 알리는 신호(SLV 0)와 마스터 상태의 클럭 출력 회로(1,2,3들중 하나)가 탈장 상태인가를 알리는 신호(PBA OPEN L)를 조합하는 앤드 게이트(AG2)와; 상기 앤드 게이트(AG1,AG2)의 출력 및 자신이 마스터 상태인지를 알리는 신호(MAST)를 조합하는 오아 게이트(OG 1)를 구비하며: 상기 오아 게이트(OG 1)의 출력 로직에 따라 단자(A)로 클럭을 제공하도록 구성된 전전자 교환기의 3중화 망동기 회로.
제1 또는 2항에 있어서, 상기 클럭 출력 회로(1,2,3)는, 좌, 우측 클럭 출력 회로의 탈장 여부를 알리는 신호(PBA OPEN L, PBA OPEN R)를 조합하는 앤드 게이트(AG3)와; 자신이 슬래브 1상태인지를 알리는 신호(SLV 1)와 슬래브 0 상태의 클럭 출력 회로(1,2,3들중 하나)가 탈장 상태인가를 알리는 신호(PBA OPEN L)를 조합하는 앤드 게이트(AG4)와; 상기 앤드 게이트(1G1,AG2)의 출력 및 자신이 슬래브 0 상태인지를 알리는 신호(SLV 0)를 조합하는 오아 게이트(OG 2)를 구비하며: 상기 오아 게이트(OG 2)의 출력 로직에 따라 단자(B)로 클럭을 제공하도록 구성된 전전자 교환기의 3중화 망동기 회로.