KR920005063B1

KR920005063B1 - 디지틀 전전자 교환기의 이중화된 타임스위치

Info

Publication number: KR920005063B1
Application number: KR1019890012181A
Authority: KR
Inventors: 오돈성; 강구홍; 박권철
Original assignee: 한국 전기통신공사; 이해욱; 재단법인 한국전자통신; 경상현
Priority date: 1989-08-26
Filing date: 1989-08-26
Publication date: 1992-06-26
Also published as: KR910005713A

Abstract

내용 없음.

Description

디지틀 전전자 교환기의 이중화된 타임스위치

제1도는 디지틀 전자교환기의 스위치 네트워크의 일반적인 구조도.

제2도는 본 발명의 개략적인 구성도.

제3도는 본 발명의 이중화 구성중 타임스위치 프로세서서와의 연결을 나타낸 구성도.

제4도는 본 발명인 타임스위치 장치의 이중화 구성도.

제5도는 타임스위치 장치의 일실시예시도.

제6도는 로컬 데이터 링크와의 이중화 구성을 나타낸 구성도.

제7도는 32라인을 통해 전송되는 차동 16비트 데이터의 포맷도.

* 도면의 주요부분에 대한 부호의 설명

TUS1, TUS1' : 타임스위치 장치 TSP1, TSP1' : 타임스위치 프로세서

LDL : 로컬데이터 링크 CDL : 중앙데이터 링크

본 발명은 디지틀 전자교환기에 관한 것으로, 특히 이중화된 타임 스위치 장치에 의해 구성된 디지틀 전자교환기에 관한 것이다. 디지틀 전자 교환기의 스위치 네트워크는 타임슬롯 교환을 수행하는 타임스위치 장치(T)와 복수의 타임스위치 장치들 간의 타임슬롯을 공간적으로 교환하는 공간 스위치 장치(S)로 구성되며 이들간의 여러가지 조합으로 스위치 네트워크를 구성하는 것이 보통이며, 최근의 경향은 효용성이 뛰어난 T-S-T 구조가 가장 보편적으로 사용된다.

이러한 일반적인 구조로된 디지틀 전자교환기의 스위치 네트워크는 제1도에 개략적으로 도시되어 있으며, 제1도를 참조하여 설명하기로 한다.

제1도에서 TSP는 타임스위치 프로세서를, LDL은 로컬 데이터 링크를, CDL은 중앙데이터 링크를, SHW는 서브하이웨이를 각각 나타낸다. 디지틀 교환기의 타임스위치 장치(T스위치)는 다중화된 시분할 PCM하이웨이상의 타임슬롯을 서로 교환함으로써 회선교환을 이룬다.

즉, 타임슬롯 0(TSO)의 음성데이터를 TS1으로 옮기고 반대로 TS1의 데이터는 TS0로 옮김으로써, TS0, TS1을 배정 받은 가입자끼리 통화가 가능하게 된다.

실제 이러한 하이웨이들이 다수가 있게되므로 서로다른 하이웨이상의 타임 슬롯들 간에도 타임슬롯 교환이 이루어져야 한다. 타임슬롯은 시간축에서의 한 부분이므로 타임슬롯이 교환된다는 것은 어떤 음성 데이터가 시간축에서의 위치를 바꾸는 것이며 지나간 시간축으로의 이동은 불가능하므로 결국은 데이터가 시간지연을 갖는 것이 된다. 공간 스위치 장치(S스위치)는 서로 다른 데이터 스트림 상의 동일 타임 슬롯을 교환해 주는 것으로 로직게이트나 멀티플렉서로 구성된다. 타임스위치장치(T스위치)의 용량은 사용 메모리의 동작속도등에 의해 제약을 받게 되므로 대용량 교환기에서는 다수의 타임스위치 장치(T스위치)와 공간스위치 장치(S스위치)를 조합한 형태로 구성되게 된다.

그러므로, 타임스위치 장치(T스위치 0 내지 n-1)에 연결되어 있는 다수의 가입자들은 상기 T-S-T구조를 통하여 서로 타임슬롯 교환을 행함으로써 통화가 가능하게 된다. 그러나 상기 구조를 가진 종래의 디지틀 전자교환기에서 다수의 가입자단에 연결된 타임스위치 장치들 중 어느 하나가 고장이 발생했을 경우에는 그 고장난 타임스위치 장치에 연결된 가입자들과는 통화가 불가능하게 되고 그 타임스위치 장치를 복구하여 재연결하기까지 장시간의 장애상태를 방치하여 두는 수 밖에 없었다.

따라서 본 발명의 목적은 상기 문제점을 해결하고 타임스위치장치의 신뢰도를 향상시키기 위하여 이중화된 타임스위치 장치를 제공하는데 있다.

이하, 첨부된 도면을 참고하여 본 발명의 일실시예를 상세히 설며하면 다음과 같다.

제2도는 본 발명의 타임스위치 장치 및 타임스위치 프로세서(TSP)의 이중화 구성 및 로컬 데이터 링크와의 이중화 구성을 나타낸 것이고, 제3도는 타임스위치 프로세서(이하, TSP라함)의 이중화 구성을 나타낸 것이고, 제4도는 타임스위치 장치(이하, TSU라 함)의 이중화 구성을 나타낸 것이며, 제5도는 제4도의 이중화 구성의 일실시예시도이며, 제6도는 로컬 데이터 링크(이하, LDL이라 함)와 TSU와의 이중화 구성을 나타낸 것이다.

우선, 제2도 및 제3도를 참조하여 TSP의 이중화 구성을 설명하기로 한다. TSU를 제어하는 TSP는 신뢰성을 위하여 이중화되어 있으며 TD-버스(TD-Bus) 케이블을 통하여 관련 메시지를 TSU와 주고 받는다. 이때 TSP로부터 TD-버스를 통하여 이중화되어 들어오는 관련 메시지를 TSU는 TB-셀(TB-sel)신호를 감시하여 TSP1을 선택할 것인가 TSP1를 선택할 것인가를 결정하게 된다. 여기서, 상기 TB-셀(TB-sel)신호는 TD-버스 선택신호를 의미한다.

한편 이중화 되어 있는 TSP는 각각 상대방 TB-셀 신호 정보를 감시하고 있으며, 대기(stand-by) 상태에 있던 TSP는 액티브(Active)상태에 있던 TSP의 비정상 상태가 발생하면 액티브 상태에 있었던 TSP의 TB-셀 신호 정보에 의존하여 자기의 TB-셀 신호 정보를 변경해서 TSU가 정상적인 TSP를 선택할 수 있게 한다.

이때 TD-버스가 탈장되어 진다면 TSU에서는 TB-셀 신호가 "1"(하이)상태로 감지함으로 대기에서 액티브 상태로 변경하고자 하는 TSP의 TB-셀 신호가 무의미해지게 되어 TSU가 정상적인 TSP를 선택하지 못하는 경우가 발생한다. 이를 위해 TSP와 TSU 사이의 상호 작용(interworking)게이블인 TD-버스에 그라운드 리턴(Ground-Return)을 시킴으로써 TSP는 항상 TD-버스 탈장상태를 감시하게 된다.

TB-셀(sel) 선택신호에 따른 TSP의 선택에 대한 일례가 다음 ＜표 1＞에 표시되어 있다.

[표 1]

상기 [표 1]과 같은 논리적 회로 구성을 위해 TSP1'와 TSP1의 TB-셀(TB-sel)신호를 배타적 논리합게이트(EX1)를 거치게 한 후 그 출력을 버퍼(B1, B2)의 디세이블 단으로 보냄으로써 상기 기능을 달성하도록 구성하였다.

다음은 제2도, 제4도 및 제5도를 참고하여 TSU의 이중화 구성을 설명하기로 한다.

제4도에서 Jc는 액티브 상태 신호를 나타낸다.

TSU를 제어하는 TSP는 이중화되어 있는 각각의 TSU의 각종 상태를 감시하고 있다가 액티브 상태에 있는 TSU에서 비정상 상태가 검출될때 TSP는 액티브 상태에 있던 TSU를 대기상태로 하고 대기상태에 있던 TSU를 액티브 상태로 한다.

여기서 TSP가 TSU를 이중화 절체할때 100 내지 150msec 정도의 시간이 소요됨으로 통화의 품질을 저하시킬 수도 있으므로 TSU에서 크리티컬 알람(Crtitical Alarm)이 발생시, 즉 전력 공급장애(Power-fail) 및 히로 팩 탈장장애 등이 발생할때 TSP에 의해 이중화 절체되지 않고 TSU자체 하드웨어적인 이중화 절체로 수 msec에서 이중화 절체를 수행한 후, TSU에서 TSP로 인터럽트를 걸어 보고하게 한다.

즉, 이중화 되어 있는 TSU는 상대방 TSU의 정력 공급 장애 및 회로 팩탈장 장애 신호를 항상 감시하고 있게 된다.

한편 이중화 되어 있는 TSU는 핫 스탠바이(Hotstand-by) 이중화되어 있는데, 각각의 TSU가 정상일 때는 이중화되어 있는 TSU는 액티브, 대기상태에 관계없이 동일한 일을 수행하며 출력버퍼를 디세이블 시킴으로해서 이중화 절체시 통화에 지장을 전혀 주지않고서 이중화 절체가 일어나게 한다.

이에 대한 구체적인 회로의 일예를 제5도를 참조하여 설명하기로 한다. TSU에서 크리티컬 알람(Critical Alarm)에 의한 TSU자체 하드웨어 이중화 제어를 위한 상대방 TSU의 전력공급 장애신호, 회로팩 탈장 상태신호, 액티브/대기상태 신호를 감시하게 되며, 이러한 신호는 제4도의 (1)(2)(3)에 해당되고, 제5도에서 3개의 D플립플롭 및 논리소자들을 통해서 수신된다.

다음 전력공급 장애신호, 자체회로팩 탈장신호, 및 다른 Jc제어신호를 3개의 D플립플롭에 입력하고 다른 회로팩 탈장신호를 OR게이트(05)에 직접 입력시키며, 상기 3개의 D플립플롭을 통과한 신호는 3개의 NAND게이트(N5, N6, N7), AND게이트(A5), 및 OR게이트(05)를 거쳐 RS플립플롭의 RS입력단자로 입력된다. 따라서 이러한 장애상태 신호들이 입력되면 RS플립플롭은 그 입력 신호들에 따른 제어신호(Jc)를 출력한다.

이러한 Jc신호는 제4도에서 디세이블 단자로 입력되어 하드웨어적으로 이중화 제어를 할 수 있도록 하였다.

여기서 상기 플립플롭들은 74LS74 IC칩으로 구성하였다.

제7도는 32라인을 통해 전송되는 차동 16비트 데이터의 포맷도이고, 제2도, 제6, 및 제7도를 참조하여 TSU와 LDL의 이중화를 설명하기로 한다.

각각 이중화 되어 있는 TSU와 LDL은 전이중화(Cross Connection)되어 있어, 유효비트(제7도의 포맷도에서 V를 가르킴)를 감시함으로써 정상상태에 있는 장치로부터 온 데이터를 선택할 수 있다.

즉, 액티브 상태에 있는 TSU는 유효비트를 "로우"로 세팅하고, 대기상태에 있는 TSU는 유효비트를 "하이"로 세팅하여 LDL로 전송함으로써 LDL은 액티브 상태에 있는 TSU로부터 온 데이터를 선택하며, 동일한 알고리즘을 이용하여 TSU는 LDL로부터 온 데이터중 액티브 상태에 있는 데이터를 선택하게 된다.

따라서, 본 발명은 TSP가 이중화되어 있음으로 타임스위치가 이중화 되어 있는 TSP중 정상적인 하나의 TSP를 선택해서 제어를 받기위해 각각의 TSP는 TB-셀 신호정보를 타임스위치 장치로 송신하고, 이때 이중화된 각각의 타임스위치 장치들은 각각 물리적으로 분리된 케이블을 통해 이중화된 각각의 TSP로부터 TB-셀 신호를 받아들이는 전이중화(Cross Connection) 구조인 것이다.

제7도에서 P는 패리티 비트를, B는 화중/유휴 상태 비트를, T는 루프백 시험비트를, D0 내지 D7은 PCM데이터 비트를 각각 나타낸다.

본 발명은 상기와 같이 구성되어 타임스위치 장치의 신뢰도를 향상시킨 효과가 있다.

Claims

타임 슬롯 교환을 행하기 위한 복수의 제1타임스위치 장치(T0 내지 Tn-1), 상기 복수의 타임 스위치장치(T0 내지 Tn-1)들 간의 타임슬롯을 공간적으로 교환하는 공간스위치 장치(S), 및 상기 타임 스위치 장치(T0 내지 Tn-1)와 공간스위치 장치(S)를 상호 연결하기 위한 로컬 데이터 링크(LDL)와 중앙 데이터 링크(CDL)를 구비한 디지틀 전자 교환기에 있어서, 상기 복수의 타임 스위치 장치(T0 내지 Tn-1) 각각에 대해 이중화 되도록 동일한 구성으로 배치된 복수의 제2타임스위치 장치(T0' 내지 Tn'-1), 상기 제1타임스위치 장치(T0 내지 Tn-1)와 제2타임스위치 장치(T0' 내지 Tn'-1)가 액티브 상태 및 대기상태로 동작하도록 하고 상태 변환시 자동으로 변환될 수 있도록 하드웨어적으로 구성한 제1이중화 수단, 및 상기 제1타임 스위치 장치(T0 내지 Tn-1)와 제2타임스위치장치(T0' 내지 Tn'-1), 및 상기 로컬 데이터 링크(LDL)간의 데이터 송수신시에 데이터 유효비트(V)를 할당하여 상기 유효비트를 감시함으로써 정상상태의 장치로부터 온 데이터를 선택할 수 있도록 구성된 전이중화수단을 더 포함하고 있는 것을 특징으로 하는 디지틀 전자 교환기의 이중화된 타임스위치.
제1항에 있어서, 상기 제1이중화 수단은 상기 제1타임스위치 장치(T0 내지 Tn-1) 및 제2타임스위치 장치(T0 내지 Tn-1)간에 전력공급 장애신호, 회로팩 탈장 상태신호, 및 액티브/대기상태신호를 서로 교환하도록 하여 일측의 타임스위치장치에 상기 장애가 발생시 타측 타임스위 장치가 자동으로 액티브 상태가 될 수 있도록 구성된 것을 특징으로 하는 디지틀 전자교환기의 이중화된 타임스위치.
제1항에 있어서, 상기 각 타임 스위치 장치와 이중화된 타임스위치 프로세서(TSP1, TSP1'), 및 상기 각 타임스위치 장치와 상기 타임스위치 프로세서(TSP1, TSP1')간의 연결을 위한 제2이중화 수단을 더 포함하고 있는 것을 특징으로 하는 디지틀 전자 교환기의 이중화된 타임스위치.
제3항에 있어서, 상기 제2이중화 수단은 상기 각 타임스위치 장치가 정상상태의 타임스위치 프로세서를 선택할 수 있도록 구성되어 있는 것을 특징으로 하는 디지틀 전자 교환기의 이중화된 타임스위치.
제4항에 있어서, 상기 각 타임 스위치 장치와 타임스위치 프로세서(TSP1, TSP1')간의 연결은 TD-버스에 의해 이루어진 것을 특징으로 하는 디지틀 전자 교환기의 이중화된 타임스위치.
제5항에 있어서, 상기 TD-버스는 그라운드-리턴(Ground-Retrun)되도록 연결하여 상기 각 타임 스위치 프로세서가 항상 TD-버스의 탈장상태를 감시할 수 있도록 구성한 것을 특징으로 하는 디지틀 전자 교환기의 이중화된 타임스위치.