KR0177783B1 - 멀티레벨 스토리지 반도체 장치 - Google Patents
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술분야:
멀티레벨 스토리지 반도체 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제:
멀티레벨의 셀데이타를 저장 및 출력하기 위한 멀티레벨 스토리지 반도체 장치에 관한 것이다.
3. 발명의 해결방법의 요지:
하나의 저장 커패시터와 하나의 구동 트랜지스터의 유닛셀을 가지며 멀티레벨의 셀 데이타를 저장 및 출력하기 위한 멀티레벨 스토리지 반도체 장치에 있어서; 입력되는 데이타론 합성하기 위한 제1스위칭부와; 상기 제1스위칭부로부터 합성된 데이타를 입력으로 하여 그 데이타를 아날로그 신호로 변환하고 그 변환된 신호를 제2스위칭부로 출력하여 상기 유닛셀에 멀티레벨화된 데이타를 저장하기 위한 컨버터와; 저장된 상기 유닛셀의 데이타가 비트라인과의 차아지 세어링 후에 아날로그 신호를 디지탈 신호로 변화시켜 그 데이타를 출력버퍼로 전송하기 위한 멀티레벨 센스앰프로 이루어지는 것을 요지로 한다.
4. 발명의 중요한 용도:
멀티레벨의 셀데이타를 저장 및 출력하기 위한 멀티레벨 스토리지 반도체 장치에 적합하다.
Description
제1도는 본 발명의 일실시예에 따른 멀티레벨 스토리지 반도체 장치를 보인 도면.
제2도는 제1도의 디지탈 아날로그 컨버터(DACi)102를 보인 도면.
제3도는 제2도에 따른 동작 타이밍을 보인 도면.
제4도는 제1도의 멀티레벨 센스앰프 104를 보인 도면.
제5도는 제4도에 따른 동작 타이밍을 보인 도면.
제6도는 본 발명의 일실시예에 따른 멀티레벨 셀 데이타의 시간에 따른 변화와 리프레시 동작과의 관계를 보인 도면.
제7도는 본 발명의 일실시예에 따른 멀티레벨 셀 데이타의 입력 및 출력과 셀 데이타와의 관계를 보인 도면.
제8도는 제1도에 따른 상세회로를 보인 도면.
제9도는 제1도에 따른 동작타이밍을 보인 도면.
본 발명은 다수 상태의 셀 데이타를 저장하기 위한 멀티레벨 스토리지 반도체 장치에 관한 것으로, 특히 디지탈 신호를 아날로그 신호로 변환하여 그 변환된 신호를 저장 및 출력하기 위한 멀티레벨 스토리지 반도체 장치에 관한 것이다.
일반적으로, 최근에, 반도체 메모리 장치 특히, 디램 DRAM의 경우에 밀도를 증가하기 위하여 2차원 개념에서 3차원 개념으로 확장된 셀의 개념이 도입되고 있는 실정이다. 이것은 현재의 메모리 셀의 X, Y축의 2차원 확장에서 한계를 느껴 X, Y, Z축의 3차원으로의 확장을 시도하는 것이다. 이에 따라, 본 발명은 기존의 0과 1의 디지탈적인 데이타를 확장하여 다수의 비트를 한 셀에 저장하는 아날로그적인 데이타 방식을 사용한다. 즉, 디지탈 데이타를 메모리 셀에서는 아날로그적인 데이타로 저장하는 것이다.
따라서, 본 발명의 목적은 다수 상태(이하 멀티레벨이라 한다)의 셀 데이타를 저장하기 위한 멀티레벨 스토리지 반도체 장치를 제공함에 있다.
본 발명의 다른 목적은 멀티레벨의 셀데이타를 저장 및 출력하기 위한 멀티레벨 스토리지 반도체 장치에 관한 것이다.
본 발명의 또 다른 목적은 셀어레이의 유닛셀에 아날로그화된 데이타를 리스토어하고 리드하기 위한 멀티레벨 스토리지 반도체 장치에 관한 것이다.
본 발명의 또 다른 목적은 동일한 칩상에 많은 데이타 정보를 저장하기 위한 멀티레벨 스토리지 반도체 장치에 관한 것이다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 하나의 저장 커패시터와 하나의 구동 트랜지스터의 유닛셀을 가지며 멀티레벨의 셀 데이타를 저장 및 출력하기 위한 멀티레벨 스토리지 반도체 장치에 있어서, 입력되는 데이타를 합성하기 위한 제1스위칭부와, 상기 제1스위칭부로부터 데이타를 입력으로 하여 그 데이타를 아날로그 신호로 변환하고 그 변환된 신호를 제2스위칭부로 출력하여 상기 유닛셀에 멀티레벨화된 데이타를 저장하기 위한 컨버터와, 저장된 상기 유닛셀의 데이타가 비트라인과의 차아지 셰어링후에 아날로그 신호를 디지탈 신호로 변화시켜 그 데이타를 출력버퍼로 전송하기 위한 멀티레벨 센스앰프로 이루어지는 것을 특징으로 한다.
이하 본 발명의 바람직한 셀시예를 첨부한 도면을 참조하여 상세히 설명한다.
제1도는 본 발명의 일실시예에 따른 멀티레벨 스토리지 반도체 장치를 보인 도면이다. 제1도를 참조하면, 셀 어레이 100은 비트라인 BL과 워드라인 WL에 접속된 하나의 저장 커패시터와 하나의 구동 트랜지스터로 구성된 종래의 유닛셀 105과 동일하다. 스위칭부 101은 리드동작시 셀 어레이 100으로부터의 출력된 멀티레벨의 셀 데이타를 하기에 설명할 멀티레벨 센스앰프 104로 출력한다. 디지탈 아날로그 컨버터 102는 라이트동작시 데이타 입력버퍼 132와 스위칭부 103으로부터 전송 및 합성된 데이타를 입력으로 하고 그 데이타를 아날로그신호로 변환하여 셀 어레이 100의 지정된 셀에 그 변환된 신호를 저장한다. 멀티레벨 센스앰프 104는 리이드 동작시 이 지정된 셀의 데이타가 비트라인과의 차아지 세어링 한 후에 아날로그 신호를 디지탈 신호로 변환하여 그 데이타를 출력버퍼 133로 전송한다.
상술한 전반적인 동작을 이하에서는 상세히 설명한다.
먼저, 리드동작을 살펴보면, 아날로그 신호를 저장하고 있는 유닛셀 중 지정된 워드라인(X축)이 선택되면 차아지 셰어링이 수행된다. 그러면, 멀티레벨 센스앰프 104가 멀티레벨 센싱동작을 수행하고 또한, 아날로그 신호를 디지탈신호로 변환하여 입출력 라인으로 그 신호를 전송한다. 반면에 디지탈 아날로그 컨버터 102는 멀티레벨의 데이타를 리스토어 하기 위한 동작을 수행한다. 다시 상기 입출력라인은 데이타 입출력 버퍼 132, 133와 연결된 데이타 입출력라인으로 연결된다. 그리고, 그 데이타 출력 버퍼 133는 상기 입출력라인의 멀티레벨의 데이타를 시퀀셜 타이밍으로 외부 시스템으로 전송한다.
라이트 동작은 상술한 리드동작의 역순이다. 이 라이트 동작을 살펴보면, 데이타입출력라인과 연결된 데이타 입력 버퍼 132에서 외부의 셀 데이타를 버퍼링한다. 상기 버퍼링된 데이타는 스위칭부 103으로 전송된다. 그러면, 디지탈-아날로그 컨버터 102의 변환동작을 통하여 셀 데이타를 선택된 지정 셀에 라이트 한다.
제2도는 제1도의 디지탈-아날로그 컨버터(DAC)102의 상세도이며 그 예를 보인 도면이다. 제3도는 제2도에 따른 동작 타이밍을 보인 도면이다. 제1 및 제2도를 참조하면, 이 디지탈-아날로그 컨버터 102는 라이트할 데이타 정보를 정확히 셀에 리스토어하는 기능을 수행한다. 인용번호 108은 상기 디지탈-아날로그 컨버터 102의 바이어스 공급을 제어하는 바이어싱부이다. 바이어싱부 108은 전원전압과 접지전압 사이에 채널이 연결된 피형 및 엔형 모오스 트랜지스터 107, 106으로 구성된다. 그 피형 모오스 트랜지스터 107의 게이트와 드레인단자는 공통접속된다. 엔형 모오스 트랜지스터 106의 게이트는 인에이블 신호 φenable가 입력된다. 이 인에이블 신호 φenable에 응답하여 디지탈-아날로그 컨버터 102가 동작한다. 전원전압과 데이타 입력부 116 사이에 채널이 직력 연결되는 피형 및 엔형 모오스 트랜지스터 109, 110, 111, 112, 113, 114로 구성되고 상기 피형 트랜지스터 109, 111, 113의 게이트는 상기 피형 트랜지스터 107의 게이트와 각기 공통 연결되고, 엔형 트랜지스터 110, 112, 114의 각기의 게이트에는 데이타입력부 116과 연결된다.
이와 같은 구성에 따른 동작을 설명하자면, 우선 엔형 트랜지스터 106의 게이트에 인에이블 신호 φenable가 수신되면 디지탈 아날로그 컨버터 102가 동작한다. 이때, 데이타 입력부 116에서 라이트할 데이타 혹은 멀티레벨 센스앰프 104의 출력에 따라 본 발명의 컨버터가 동작하여 원하는 양의 전류를 출력하고 이 전류가 노드 N1과 접지전압 사이에 연결된 저항 115를 통과하면서 미리 설정된 출력전압으로 출력한다. 이 출력전압이 최종적으로 지정된 셀에 입력된다. 이것으로 라이트 동작 혹은 리드동작 후에 리스토어 동작이 수행된다.
제3도의 116은 리스토어 될 멀티레벨의 셀 데이타이다. 제4도는 제1도의 멀티레벨 센스앰프 104를 보인 도면이고, 제5도는 제4도에 따른 동작 타이밍을 보인 도면이다. 제5도를 참조하여 상기 제4도를 설명하자면, 제4도는 아날로그 방식으로 저장된 셀 데이타를 디지탈화하여 리드하기 위한 멀티레벨 센스앰프로서, 멀티레벨의 셀 데이타와 기준전압과의 미세한 전압 차이를 센싱하여 그 센싱된 신호를 디지탈화하여 증폭 출력하기 위한 것이다. 즉, 셀 데이타와 기준전압이 인가되는 블럭 122, 123, 124로 이루어지고 그 블럭은 피형 및 엔형 트랜지스터 117, 118, 119, 120과 121로 구성된다. 엔형 트랜지스터 119와 120의 게이트에는 각기 멀티레벨의 셀 데이타와 기준전압이 인가되고 엔형 트랜지스터 121의 게이트에는 φcon이 인가된다. 이의 동작을 살펴보면, 우선 지정된 셀의 데이타가 비트라인과 차아지 세어링이 된 후 제5도에서 처럼 최종 셀 데이타로 변환된다. 이 같에 따라 φcon신호가 인에이블되면서 각기의 멀티레벨 센스앰프 123, 124‥‥가 동작한다. 각기 다른 레벨의 기준전압에 따라 각기의 멀티레벨 센스앰프의 비교에 의해 마지막 출력된 데이타 출력전압 Vouti이 디지탈화되어 출력(DOi)된다. 이 출력된 값 DOi은 다시 상술한 디지탈-아날로그 컨버터 102로 입력되어 셀에 필요한 레벨의 전압인 아날로그 전압으로 변환되어 다시 저장되고(리스토아 동작)또 이 출력값들은 제8도에서 설명할 엔형 트랜지스터 129의 게이트 인가 전압 CSL에 의해 입출력라인 135과 데이타 입출력라인 136을 통해 패드 134출력된다(리이드 동작).
제6도는 본 발명의 일실시예에 따른 멀티레벨 셀 데이타의 시간에 따른 변화와 리프레시 동작과의 관계를 보인 도면이다. 즉, 통상 디램 동작에서 리프레시 동작을 보여주는 것으로, 셀에 저장된 전압은 시간에 따라 누설전류에 의해 강하하게 된다. 일예로 V1, V2는 셀 1, 2의 리프레시가 이루어겨야 할 전압의 한계선(voltage limit)을 나타내고 이 전압에 도달할 때 디램 셀 전체가 리프레시가 되어야 한다.
제7도는 본 발명의 일실시예에 따른 멀티레벨 셀 데이타의 입력 및 출력과 셀 데이타와의 관계를 보인 도면이다. 제7도를 참조하면, 2비트의 데이타 입출력으로 4개의 셀 비트론 나타낼 수 있다. 일예로 3V의 동작에서 각 C1, C2, C3, C4를 각각 OV, 1V, 2V, 3V로 저장하여 상술한 바와 같은 리이드 및 리스토어 동작을 한다.
제8도는 제1도에 따른 상세회로를 보인 도면이다. 제9도는 제1도에 따른 동작타이밍을 보인 도면이다. 제9도를 참조하여 제8도를 설명하자면, 유닛셀 105의 비트라인과 연결된 디지탈-아날로그 컨버터 DAC 127, 멀티레벨 센스앰프 128을 각기 구동하기 위한 트랜지스터 125, 126의 게이트에 인가되는 신호 φenable, φcon입출력라인 135와 블럭 127, 128사이에 연결된 스위칭트랜지스터 129와, 데이타입출력라인 136에 연결되어 데이타입력버퍼 132, 데이타출력버퍼 133을 구동하기 위한 트랜지스터 130, 131의 게이트에 인가되는 신호 φw, φr 로 이루어진다. 그리고, 패드 134로의 데이타 전송이 이루어진다.
따라서, 상기한 바와 같은 본 발명에 따르면, 입력되는 디지탈 데이타를 컨버터를 통하여 아날로그신호로 기존의 셀에 라이트하여 칩 면적의 축소와 멀티레벨의 데이타를 효과적으로 셀에 저장 및 출력가능한 디램을 구성할 수 있다.
Claims (7)
- 하나의 저장 커패시터 와 하나의 구동 트랜지스터의 유닛셀을 가지며 멀티레벨의 셀 데이타를 저장 및 출력하기 위한 멀티레벨 스토리지 반도체 장치에 있어서; 입력되는 데이타를 합성하기 위한 제1스위칭부와; 상기 제1스위칭부로부터 합성된 데이타를 입력으로 하여 그 데이타를 아날로그 신호로 변환하고 그 변환된 신호를 제2스위칭부 으로 출력하여 상기 유닛셀에 멀티레벨화된 데이타를 저장하기 위한 컨버터와; 저장된 상기 유닛셀의 데이타가 비트라인과의 차아지 셰어링 후에 아날로그 신호를 디지탈 신호로 변화시켜 그 데이타를 출력버퍼로 전송하기 위한 멀티레벨 센스앰프로 이루어지는 것을 특징으로 하는 멀티레벨 스토리지 반도체 메모리 장치.
- 제1항에 있어서; 상기 컨버터는 전원전압과 접지전압 사이에 채널이 직렬 연결된 제1피형 및 제1엔형 트랜지스터로 이루어진 바이어싱부와, 상기 제1피형 트랜지스터와 각기의 게이트가 공통 연결되고 전원전압과 입출력라인 사이에 채널이 직렬 연결되는 다수의 피형 및 엔형 트랜지스터로 구성되고, 상기 다수의 엔형 트랜지스터는 데이타입력부의 데이타입력신호에 의해 게이팅되어 라이트할 데이타 정보를 상기 유닛셀에 리스토어하는 것을 특징으로 하는 멀티레벨 스토리지 반도체 장치.
- 제2항에 있어서; 상기 컨버터의 입출력라인은 그 입출력라인과 접지점압 사이에 유효저항부를 더 가지고 전류의 출력이 상기 유효저항부을 통하여 전압으로 변환되며 그 변환된 전압이 상기 유닛셀에 저장되는 것을 특징으로 하는 멀티레벨 스토리지 반도체 장치.
- 제1항에 있어서; 상기 멀티레벨 센스앰프는 멀티레벨의 셀 데이타와 기준전압과의 미세한 전압 차이를 센싱하여 그 센싱된 신호를 디지탈화하여 증폭 출력하는 것을 특징으로 하는 멀티레벨 스토리지 반도체 장치.
- 멀티레벨 스토리지 반도체 장치의 멀티레벨의 셀 데이타를 리드하기 위한 동작방법에 있어서; 아날로그 신호를 저장하고 있는 셀 중 지정된 워드라인이 선택되면 상기 셀 데이타와 비트라인의 차아지 세어링하는 과정과, 멀티레벨 센싱동작을 수행하고 상기 아날로그 신호를 디지탈 신호로 변환하고 그 변환된 신호를 입출력 라인으로 전송하는 과정과, 상기 입출력라인으로 전송된 데이타를 데이타 출력버퍼와 연결된 데이타입출력 라인으로 전송하는 과정과, 상기 데이타 출력버퍼에서 시퀀셜 타이밍으로 외부 시스템으로 전송하고, 각기의 상기 데이타입출력라인이 매칭되게 외부시스템으로 전송하는 과정으로 이루어지는 것을 특징으로 하는 멀티레벨 스토리지 반도체 장치의 리드 동작방법.
- 제5항에 있어서; 상기 멀티레벨 센싱동작은 상기 리이드 동작시 지정된 셀의 데이타가 비트라인과의 차아지 세어링 후에 아날로그 신호를 디지탈 신호로 변환하여 그 데이타를 상기 데이타 출력버퍼로 전송하는 것을 특징으로 하는 멀티레벨 스토리지 반도체 장치의 리드 동작방법.
- 제5항에 있어서; 상기 멀티레벨 센싱동작은 아날로그 신호를 디지탈 신호로 변환하고 상기 데이타출력 라인으로 그 신호를 전송할 때 컨버터에서는 입력되는 디지탈신호를 아날로그 신호로 컨버팅하여 아날로그화된 데이타를 셀에 리스토어하는 것을 특징으로 하는 멀티레벨 스토리지 반도체 장치의 리드 동작방법.
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Publications (2)
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100800154B1 (ko) * | 2006-08-09 | 2008-02-01 | 주식회사 하이닉스반도체 | 더블게이트형 디램의 멀티레벨 구동회로 및 그 구동방법 |
| KR100800156B1 (ko) * | 2006-08-09 | 2008-02-01 | 주식회사 하이닉스반도체 | 1-트랜지스터형 디램 셀의 멀티레벨 구동회로 및 그의 구동방법 |
| US7668008B2 (en) | 2006-07-21 | 2010-02-23 | Hynix Semiconductor Inc. | 1-transistor type DRAM cell, a DRAM device and manufacturing method therefore, driving circuit for DRAM, and driving method therefor |
| US7733707B2 (en) | 2006-07-21 | 2010-06-08 | Hynix Semiconductor Inc. | 1-transistor type DRAM cell, DRAM device and DRAM comprising thereof and driving method thereof and manufacturing method thereof |
| US9660024B2 (en) | 2014-12-18 | 2017-05-23 | Samsung Electronics Co., Ltd. | Semiconductor device with two transistors and a capacitor |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100301652B1 (ko) * | 1997-11-28 | 2001-10-27 | 김영환 | 반도체메모리의멀티비트센스앰프 |
| KR100520584B1 (ko) * | 2003-10-13 | 2005-10-10 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치 |
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-
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- 1996-04-10 KR KR1019960010817A patent/KR0177783B1/ko not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7668008B2 (en) | 2006-07-21 | 2010-02-23 | Hynix Semiconductor Inc. | 1-transistor type DRAM cell, a DRAM device and manufacturing method therefore, driving circuit for DRAM, and driving method therefor |
| US7733707B2 (en) | 2006-07-21 | 2010-06-08 | Hynix Semiconductor Inc. | 1-transistor type DRAM cell, DRAM device and DRAM comprising thereof and driving method thereof and manufacturing method thereof |
| KR100800154B1 (ko) * | 2006-08-09 | 2008-02-01 | 주식회사 하이닉스반도체 | 더블게이트형 디램의 멀티레벨 구동회로 및 그 구동방법 |
| KR100800156B1 (ko) * | 2006-08-09 | 2008-02-01 | 주식회사 하이닉스반도체 | 1-트랜지스터형 디램 셀의 멀티레벨 구동회로 및 그의 구동방법 |
| US9660024B2 (en) | 2014-12-18 | 2017-05-23 | Samsung Electronics Co., Ltd. | Semiconductor device with two transistors and a capacitor |
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