KR0169595B1 - 미세패턴 제조방법 - Google Patents
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Abstract
본 발명은 고집적 반도체소자의 미세패턴 제조방법에 관한것으로, 피식각층 상부에 감광막패턴을 형성하고 이를 MERIE 장비를 이용하여 측면식각함으로써 초미세 감광막패턴을 형성한 다음, 이를 마스크로하여 상기 피시각층을 식각하고 상기 초미세 감광막패턴을 제거함으로써 초미세 피식각층 패턴을 형성하여 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
제1도 및 제2도는 종래기술에 따른 미세패턴 제조 방법을 도시한 단면도.
제3도 내지 제5도는 본 발명의 실시예에 따른 미세패턴 제조방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1,11 : 반도체기판 2,12 : 게이트산화막
3,13 : 풀리실리콘막 4,14 : 감광막패턴
14' : 미세한 감광막패턴 3',13':게이트전극
본 발명은 고집적 반도체소자의 미세패턴 제조방법에 과한 것으로, 특히 피식각층 상부에 미세한 감광막패턴을 형성하고 이를 마그네틱 인한스 반응 이온 에칭( MERIE: magnetically enhanced reactive ion etching, 이하에서 MERIE 라 함) 장비를 이용하여 측면식각함으로써 초미세 감광막패턴을 형성하고, 이것을 마스크로 초미세 피식각층패턴을 형성하는 기술에 관한 것이다.
반도체소자의 패턴의 크기는 고집적화됨에 따라 더욱 미세화 되고 있으며 이를 실현하기 위하여 포토 리소그라피 공정을 이용한다. 즉, 예정된 층상부에 감광막을 도포하고, 마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하고, 이를 마스크로하여 하부의 피시각층을 식각함으로써 예정된 패턴을 형성하였다.
그러나, 이러한 방법으로 패턴을 형성하는 경우에 포토 리소그라피 공정으로 형성할 수 있는 감광막패턴의 선폭이 한계가 있다. 현재의 포토 리소그라피 공정으로 형성할 수 있는 패턴의 최소크기는 0.4 ㎛ 정도이다.
제1도 및 제2도는 종래기술에 따른 반도체소자의 미세패턴 제조방법을 이용하여 게이트전극을 형성하는 공정을 도시한 단면도이다.
제1도를 참조하면, 반도체기판(1) 상부에 게이트산화막(2), 폴리실리콘막(3)을 적층하고, 그 상부에 감광막을 도포한다.
그리고, 게이트전극 마스크(도시안됨)를 이용한 노광 및 현상공정으로 상기 감광막을 패터닝하여 감광막패턴(4)를 형성한다.
이때, 상기 감광막패턴(4)은 리소그라피 공정으로 형성할수 있는 최소선폭인 0.4㎛ 의 선폭으로 형성된 것이다.
제2도를 참조하면, 상기 감광막패턴(4)을 마스크로하여 상기 폴리실리콘막(3)을 식각하고, 상기 감광막패턴(4)을 제거함으로써 게이트전극(3')을 형성한다.
상기한 바와같이 종래기술에 따른 반도체소자의 미세패턴 제조방법은, 리소그래피 공정의 한계인 0.4 ㎛ 까지는 형성할 수 있으나 그 이하의 크기를 갖는 초미세패턴을 형성할 수 없어 반도체소자의 초고집적화에 따른 미세패턴 형성을 어렵게 함으로써 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 리소그라피 공정으로 얻을수 있는 최소패턴 크기 이하로 초미세패턴을 형성하기 위하여, 감광막패턴을 형성하고 이를 MERIE 장비로 측면식각함으로써 반도체소자의 초고집적화에 따른 미세패턴을 용이하게 형성할 수 있어 반도체소자의 고집적화를 가능하게 하는 반도체소자의 미세패턴 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위해 본 발명에 따른 미세패턴 제조방법의 특징은, 반도체소자의 미세패턴을 제조방법에 있어서, 피식각층이 형서된 반도체기판 상부에 감광막을 도포하고 이를 패터닝하여 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 MERIE 장비내에서 측면식각하여 초미세 감광막패턴을 형성하되, 산소와 질소가스를 플로우시키며 실시하는 공정과, 상기 감광막패턴을 마스크로하여 상기 피식각층을 식각하고 상기 감광막패턴을 제거하여 초미세 피식각층패턴을 형성하는 공정을 포함하는 것이다.
이상의 목적을 달성하기 위한 본 발명의 원리는, MERIE 장비에서 산소와 질소를 플로우시키며 감광막패턴을 식각할때 감광막패턴의 측벽에 식각되는 현상을 이용하는 것으로, 상기 산소와 질소의 유량을 조절함으로써 측벽의 식각두께를 조절할 수 있는 발명이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제3도 내지 제5도는 본 발명의 실시예에 따른 반도체소자의 미세패턴 제조방법을 도시한 단면도이다.
제3도를 참조하면, 반도체기판(11) 상부에 게이트산화막(12), 폴리실리콘막(13)을 적층하고, 그 상부에 감광막을 도포한 다음, 게이트전극 마스크를 이용한 노광 및 현상공정으로 감광막패턴(14)을 형성한 단면도로서, 상기의 감광막패턴(14)의 선폭은 리소그라피 공정으로 형성할수 있는 최소선폭 예를 들어 0.4㎛ 이다.
제4도를 참조하면, 상기 감광막패턴(14)을 MERIE 장비에서 식각하되, 산소(5-15 SCCM)와 질소 (1-10 SCCM) 개스를 주입하며 1 ∼ 10 mTorr 정도의 낮은 압력, 200 ∼ 400 와트( Watt) 를 갖는 전력, 자기장이 0 ∼ 30 가우스를 갖는 조건에서 식각공정을 진행하여 상기 감광막패턴(14)의 측벽을 일정폭을 측면식각함으로써 0.1 ∼0.15 ㎛ 의 선폭을 갖는 수직한 구조의 감광막패턴(14')을 형성한다.
이때, 상기 감광막패턴(14)은 측벽이 일정두께가 식각되어도 1 ㎛정도로 두껍게 형성되어 마스크로 사용하는데 아무런 어려움이 없다.
제5도를 참조하면, 상기 감광막패턴(14')을 마스크로하여 상기 폴리실리콘막(13)을 식각함으로써 초미세선폭을 갖는 게이트전극(13')을 형성한다.
상기한 바와 같이 본 발명에 따른 반도체소자의 미세패턴 제조방법은, MERIE 장비에서 산소가스와 질소가스를 이용하여 기존의 리소그래피공정으로 형성된 미세패턴의 선폭을 초미세 선폭의 미세패턴으로 형성함으로써 반도체소자의 고집적화에 따른 미세패턴을 용이하게 형성할 수 있는 효과가 있다.
Claims (3)
- 반도체소자의 미세패턴을 제조방법에 있어서, 피식각층이 형성된 반도체기판 상부에 감광막을 도포하고 이를 패터닝하여 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 MERIE 장비내에서 측면식각하여 초미세 감광막패턴을 형성하되. 산소와 질소가스를 플로우시키며 실시하는 공정과, 상기 감광막패턴을 마스크로하여 상기 피식각층을 식각하고 상기 감광막패턴을 제거하여 초미세 피식각층패턴을 형성하는 공정을 포함하는 미세패턴 제조방법.
- 제1항에 있어서, 상기 감광막패턴의 측면식각공정은 MERIE 장비에서 산소 (5-15 SCCM) 와 질소(1-10 SCCM) 가스를 주입하며 1 ∼ 10 mTorr 정도의 낮은 압력, 200 ∼ 400 와트 ( Watt ) 를 갖는 전력, 자기장이 0 ∼ 30 가우스인 조건으로 실시하는 것을 특징으로하는 미세 패턴 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 초미세 감광막패턴은 0.1 ∼ 0.15 ㎛ 의 선폭으로 형성되는 것을 특징으로 하는 미세 패턴 제조방법.
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| KR100933560B1 (ko) * | 2007-08-22 | 2009-12-28 | 부산대학교 산학협력단 | 패턴화된 실리콘 나노팁 제작방법 |
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1994
- 1994-12-29 KR KR1019940039018A patent/KR0169595B1/ko not_active IP Right Cessation
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