KR0163310B1 - 고집적 메모리 패키지 - Google Patents

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KR0163310B1
KR0163310B1 KR1019950008504A KR19950008504A KR0163310B1 KR 0163310 B1 KR0163310 B1 KR 0163310B1 KR 1019950008504 A KR1019950008504 A KR 1019950008504A KR 19950008504 A KR19950008504 A KR 19950008504A KR 0163310 B1 KR0163310 B1 KR 0163310B1
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김광호
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Abstract

내용 없음

Description

고집적 메모리 패키지
제1도는 종래기술애 따른 제1실시예로써 범프(Bump)를 이용한 상호 대칭구조(Mirror)를 갖는 적층칩의 단면도.
제2도는 종래기술에 따른 제2실시예로써 범프를 이용한 상호 대칭구조를 갖는 적층칩의 단면도.
제3도는 종래기술에 따른 제3실시예로써 와이어 및 기판을 이용한 적층칩의 단면도.
제4도는 종래기술에 따른 제4실시예로써 와이어를 이용한 적층칩의 단면도.
제5도는 본 발명에 따른 제1실시예로써 동일칩을 실장한 적층칩의 단면도.
제6도는 본 발명에 따른 제2실시예로써 동일칩을 실장한 적층칩의 단면도.
제7도는 본 발명에 따른 제3실시예로써 이종칩을 실장한 적층칩의 단면도.
제8도는 제5도의 적층칩 반도체 패키지의 단면도.
* 도면의 주요부분에 대한 부호의 설명
40A : 상부칩 40B : 하부칩
42 : 와이어 43 : 범프
44 : 접착제 45 : 리드 프레임
45A : 내부리드 46 : 본딩영역 금속패턴
46A : 조인트재 49 : 기판
50 : 성형수지
본 발명은 집적회로(Integrated Curcuit), 특히 반도체 칩의 패킹 집적도를 증대시키는 것에 관한 것이며, 보다 상세하게는 기존 반도체 제조사들의 어셈블리(Assemblies) 공정을 이용하여 고집적 반도체 패키지의 제작이 가능하는 것이며, 또한 장치(Device)의 상호 접속(Interconnection) 길이를 줄임으로써 고성능(High performance)의 패키지를 갖는 고집적 반도체 패기지에 관한 것이다.
전자기기의 고성능화, 소형화 등의 성능 향상은 LSI(Large scale integration)소자 제작기술의 기술혁신에 따라 매년 고성능화가 추진되고 있다. LSI소자와 전자기기 설계의 중개기능을 맡고 있는 것을 패키지라 한다.
패키지에는 반도체 소자를 탑재하는 기능과 프린트배선판등의 회로기판을 접합시키는 기능이 있다. 패키지의 구조나 사용재료의 특성을 잘 이해하지 않으면, 소정의 전기적 특성 및 목표 수명을 만족시킬 수 없다. 그러므로, 패키지의 기술은 반도체 소자 기술과 전자기기의 성능 향상과의 조화를 맞춰 추진되고 있다. 패키지 외형 형상에 그 시대의 기술이 집약되고 있다. 반도체 소자를 배선 회로 기판에 실장해서 고밀도화해 온 실장 기술의 진전은 프린트 기판 배선의 리드(Lead)접합 피치(Pitch)로 나타내면, 마이크로적으로 리드피치는 실리콘 면적비(%)(Si 소자면적/프린트 판면적)와 비교할 때 함수적으로 증가한다. 핀 삽입형의 실장인 경우에는 리드접합 피치가 100mil(0.001inch)을 기준으로 했으나, 표면실장 기술에 의해 리드접합 피치는 50mil, 25mil, 20mil로 축소되었다. 멀티칩 실장을 하는 COB(Chip on board)나 1장의 웨이퍼 내에서 모든 전자 회로를 구성하는 WSI(Wafer scale integration)에 의해 고밀도 실장을 하는 것이 궁극적 목표이다. 그러나, 멀티칩 실장은 반도체 소자 실장의 숙명적인 일로써 소자수의 증가에 따라 반도체소자의 어셈블리 비율 또는 어셈블리후의 소자 상호간의 전기특성 메칭(Matching) 등에 의해 종합적인 비율 저하의 문제가 있다. 멀티칩 실장의 경우, 종합비율은(Y). 반도체 소자의 1개당 조립 비울(Yp)과 실장소자수(n)와의 함수,
Y=(YP)n
로 표시된다. YP를 매계변수로써 실장 소자수와 실장기판 완성 비율을 비교하여 보면, 개별소자의 비율 90%의 소자10개를 실장한 경우 완성품의 비율을 35%를 나타내며, 공업생산 수준에 이르지 못함을 알 수 있다.
특히, LSI 소자의 미세한 기술에 의해 LSI 소자의 고집적화가 추진되고 있으며, LSI 소자의 완전한 전기 특성 평가가 어려워진다. 멀티칩은 실장갯수가 적은 전자기기용에 국한되며, 수퍼 컴퓨터와 같은 대형 전자기기에 널리 채택되는데 문제가 많다. 이 점에서, 표면 실장기술을 사용한 실장 방식은 반도체 소자의 완전한 전기 특성 검사를 하므로 복수개의 패키지를 실장하더라도 전기회로 기판은 거의 100%의 비율을 얻을 수 있다. 한편, WSI방식의 경우에는 1장의 웨이퍼내에서 모든 전자회로를 형성시키는 방법이다. 이 방법은, 모든 전기적 기능을 갖추기 위해 웨이퍼처리 공정(Process)이 복잡하게 되거나, 웨이퍼처리 제작 비율을 100%로 올리는 것이 불가능하므로 기술적 연구 단계에 있어서, 실용화 되지 못하고 있다.
최근, 고집적 메모리 패키지 기술이 적용 또는 검토중이며, 대부분은 상호접속 기술이라 할 수 있으나, 이에 따른 양산 기술에 대한 확보가 필요한 것임에도 불구하고, 그렇치 못한 경우 샘플(Sample) 제작에만 그치고 마는 것이 대부분이다. 이에 적층칩 패키지는 패키지 집적도를 높이기 위한 일반적인 방법중의 하나이다.
전술한 적층칩 패키지의 실시예로써 미국 특허 제 4,862,322호(등록일:1989. 8.29. 발명의 명칭:DOUBLE ELECTRONIC DEVICE STRUCTURE HAVING BEAM LEADS SOLDERLESSLY BONDED BETWEEN CONTACT LOCATIONS ON EACH DEVICE AND PROJECTION OUTWARDLY FROM THEIRBETWEEN.)에 개시되어 있다.
제1도를 참조하면, 종래기술에 따른 상호 대칭구조를 갖는 적층칩의 제1실시예로써, 상부침(10A) 및 하부칩(10B)이 서로 마주보며 적층되어 있고, 그 사이에 빔리드(1)가 들어가 범프(3)로 연결되어 있고, 상부칩(10A)의 상면에는 빔리드(1)와 범프(3)로 연결되어 있고, 하부칩(10B)의 하면에는 빔리드(1)와 범프(3)로 연결되어 있다.
제2도를 참조하면, 종래기술에 따른 상호 대칭구조를 갖는 적층칩의 제2실시예로써, 상부칩(10A) 및 하부칩(10B)이 서로마주보며 적층되어 있고, 상부칩(10A)의 상면에는 구리리드(1')와 범프(3)로 연결되어 있고, 하부칩(10B)의 하면에는 구리리드(1')와 범프(3)로 연결되어 있다. 또한, 상기 구리리드(1')들은 그 사이에 리드프레임의 외부리드(5)가 삽입되어 연걸된다. 패키지의 내부는 에폭시 성형수지(7)로 성형·보호된다.
전술한 종래기술은 상부칩(10A) 및 하부칩(10B)이 상호 대칭구조(Mirror)로 되어 실제에서는 동일 칩을 가지고 패키지를 할 수 없으며, 상호 대칭구조의 칩이 있는 경우에 한하여 적층칩 패키지가 가능하다. 또한 상호접속되는 범프(3)에 있어서, 이 방법은 작업상의 실수로 인한 불량 발생시 재작업을 하기가 어려워, 생산성이 저하되므로 양산적용을 하기가 용이하지 못하다.
또 다른 적층칩 패키지의 실시예로써 미국 특허 제 4,763,188호(등록일:1988.8.9. 발명의 명칭:PACKAGING SYSTEM FOR MULTIPLE SEMICONDUCTOR DEVICES)에 개시되어 있다. 제3도를 참조하면, 종래기술에 따른 와이어 및 기판을 이용한 적층칩의 제3실시예로써, 상부칩(10A)은 상부기판(9A) 위의 접착제(14)로 접착·장착되고, 상기 상부칩(10A)과 상기 상부기판(9A)는 와이어선(12)으로 연결되어 있다. 같은 방법으로 하부칩(10B)은 하부기판(9B) 아래의 접찹제(14)로 접착·장착되고, 상기 하부칩(10B)과 상기 하부기판(9B)는 오아어선(12)으로 연결되어 있다. 또한, 하부기판(9B) 및 리드프레임(5)은 접착제(14)로 접착되어 와이어선(12)으로 연결된다. 또한, 상기 마주보고 적층된 기판(9A,9B)들의 사이에 리드프레임(5)이 삽입되고 접착제(14)로 접착되고, 상기 리드프레임(5)과 와이어선(12)으로 연결되어 있다.
제4도를 참조하면, 종래기술에 따른 와이어를 이용한 적층칩의 제4실시예로써, 서로 마주보고 적층된 상부칩(10A)과 하부칩(10B)은 상기 칩(10A,10B)들의 사이에 삽입된 리드프레임(5)과 접착제(14)로 접착되어 있고, 또한, 상기 칩(10A,10B)들은 내부리드(5A)와 와이어선(12)으로 연결되어 있다. 패키지의 내부는 에폭시 성형수지(7)로 성형·보호된다.
전술한 종래기술은 플라스틱 패키지(7)의 두께는 한정되어 있어 칩(10A,10B) 두께와 칩 간에 연결되는 상호접속에 따라 진행되어 어셈블리 공정에 특별한 장치가 필요하게 된다.
따라서, 본 발명의 목적은 상술한 종래 기술의 문제점을 갖지 않도록 기존의 어셈블리공정을 이용하면서도 고집적 메모리 반도체 패키지의 제작이 가능하게 하며, 각각의 장치의 상호접속 길이를 줄이므로써 고성능의 패키지를 이룰 수 있도록 고집적 메모리 패키지를 제공하는 것이다.
본 발명은 상기한 목적을 달성하기 위하여, 고집적 메모리 반도체 패키지를 구성하는 동종칩의 단위 패키지에 있어서, 상부칩과 하부칩이 하나의 공통 기판의 상하면에 장착되고, 상기 기판은 조인트재에 의해 리드프레임의 내부리드와 연결되는 것을 특징으로 하는 반도체 메모리 패키지를 제공한다.
또한, 본 발명은 상기한 목적을 달성하기 위하여, 고집적 메모리 반도체 패키지를 구성하는 이종칩의 단위 패키지에 있어서, 복수개의 상부칩이 기판의 상면에 장착되고, 하나의 하부칩이 상기 기판의 하면에 장착되고, 상기 기판은 조인트재에 의해 리드프레임의 내부리드와 연결되는 것을 특징으로 하는 반도체 메모리 패키지를 제공한다.
이하, 첨부 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
제5도는 본 발명에 따른 제1실시예로써 동일칩을 실장한 적층칩의 단면도이다. 제5도를 참조하면, 상부칩(40A)과 하부칩(40B)은 상기 칩(10A,10B)들의 사이에 삽입된 기판(Polyimide 계열)(49)과 접착제(44)에 의해 접찹되어 있다. 상기 기판(49)의 상면에는 복수개의 본딩영역 금속패턴(Bonding area metal pattern)(46)이 형성되어 상기 상부칩(40A)과 와이어선(42)에 의해 연결되어 있다. 상기 기판(49)의 하면에는 복수개의 본딩영역 금속패턴(46)이 형성되어 상기 하부칩(40B)과 와이어선(42)에 의해 연결되어 있다. 또한, 상기 기판(49)의 하면에는 복수개의 조인트재(材)(은 에폭시 또는 금/주석 도금막)(46A)가 형성되어 리드프레임의 내부리드(45A)와 연결되어 있다. 또한, 상기 조인트재(46A)는 상기 기판(49)의 상면에 형성될 수도 있다.
제6도는 본 발명에 따른 제2실시예로써 동일칩을 실장하는 경우이다. 제6도를 참조하면, 상부칩(40A)과 하부칩(40B)은 상기 칩(10A,10B)들의 사이에 기판(49)이 삽입되고, 상기 기판(49)의 상면은 접착제(42)에 의해 상기 상부칩(40A)과 접착되고, 상기 기판(49)의 하면은 범프(43)에 의해 상기 하부칩(40B)과 연결되어 있다. 상기 기판(49)의 상면에 복수개의 본딩영역 금속패턴(Bonding area metal pattern)(46)이 형성되어 상기 상부칩(40A)과 와이어선(42)에 의해 연결되어 있다. 상기 기판(49)의 하면에는 복수개의 본딩영역 금속패턴(46)이 형성되어 상기 하부칩(40B)과 와이어선(42)에 의해 연결되어 있다. 또한, 상기 기판(49)의 하면에는 복수개의 조인트재(46A)가 형성되어 리드프레임의 내부리드(45A)와 연결되어 있다.
또한, 상기 조인트재(46A)는 상기 기판(49)의 상면에 형성될 수도 있다.
제7도는 본 발명에 따른 제3실시예로써 이종칩을 실장한 적층칩의 단면도이다. 제7도를 참조하면, 상부칩(40A)은 기판(49) 상면의 접착제(44)에 의해 접착되어 있고, 상기 기판(49)의 상면에는 복수개의 본딩영역 급속패턴(46)이 형성되어 상기 상부칩(40A)과 와이어선(42)에 의해 연결되어 있다. 하부칩(40B)은 상기 기판(49)의 하면은 범프(43)에 의해 연결되어 있고, 상기 기판(49)의 하면에는 복수개의 조인트재(46A)가 형성되어 리드프레임의 내부리드(45A)과 연결되어 있다.
제8도는 본 발명의 제5도의 적층칩 반도체 패키지의 단면도이다. 제8도를 참조하면, 칩(40,40A)들이 적층될 때, 상호 대칭구조의 칩이 필요없도록 하기 위하여, 상호접속 빔리드(1)가 칩(10,10A)간에 삽입되는 구조가 아닌, 칩의 상면 및 하면에 본딩영역 금속패턴(46)이 연결된 기판(Polyimide 계열)(49)이 칩(40,40A) 사이에 위치하여 칩이 기판(49)의 상면 및 하면에 마운트(Mount)되게 한 구조이다. 전술한 본 발명의 제1 내지 제3실시예에서는 각 입력 및 출력단자와 연결이 되는 본딩 패드(본딩영역 금속패턴)(46)가 기판 상면 및 하면에 위치하고, 적어도 한 번은 외부리드(45)와 연결될 수 있도록 외부리드(45) 및 핀(Pin) 이름이 동일한 컨턱션(Conduction) 단자(상호접속 패드)가 놓여 있으며, 본딩패드와 상호접속 패드가 본딩영역 금속패턴에 의해 연결된다. 입력 및 출력단자와 본딩패드의 연결은 범프(43)로 상호접속시키는 방법 대신에 와이어 본딩 방법을 적용하여, 1개 또는 2개 정도의 본딩 작업 불량시, 재작업이 2 내지 3차례 가능하도록 함으로써 칩 2개중의 하나의 작업 불량로 인하여 2개를 불량처리하는 종래기술을 극복하였고, 패키지는 성형수지(Molding compound)(50)로 성형되어 있다.
또한, 기판(49)은 실제 두께가 상당히 얇아 패키지 두께의 한계에도 불구하고, 많은 칩을 내장할 수 있다. 기판은 폴리이미드(Polyimide) 계통의 재료로 베이스(Base) 필름을 형성하고, 구리 금속을 이용하여 본딩영역 금속패턴을 형성하고 관통구멍(Through hole)으로 기판의 상면 및 하면을 상호접속시킨다. 본딩이 이루어지는 본딩패드 및 상호접속 패드에는 니켈(Ni), 금(Au)등으로 프래팅(Plating)하여 접착성을 향상시킨다. 이때, 사용되는 금의 순도는 99.99%이상의 연금을 사용한다. 이 기판은 도표 제1표와 같이 용도를 작업후 공정에 따라 선택하여 사용이 가능하다.
이 때, 기판의 적어도 한 쪽면에 1mil 정도의 폴리이미드 [특히 유플렉스(Upilex) 또는 카프톤(Kapton)] 코팅을 하여, 공정 작업시 발생할 수 있는 기판에 대한 손상을 방지한다. 상기 공정에 의하여 만들어진 기판을 외부 회로까지 연결될 수 있도록 기판내의 상호접속 패드 및 리드 프레임의 내부리드 부분을 접촉(Contact)시키며, 기판의 종류에 따른 두께 및 정도 차이에 의하여 그 응용범위를 높힐 수 있는데, 그 실시예는 다음과 같은 방법이 있다.
일반적인 열압착 방식에 의한 상호접속 기술로 전도성이 있는(Conductive) 재료를 사이에 두고, 상호접속되는 기판 및 내부리드 부분을 열과 압력을 가하므로써 연결시키는 일반적인 기술인데, 이 때, 기판이 연질이면 제어가 곤란해진다. 따라서, 이러한 경우 접착제 유형을 적용하여 경도를 높힐 수 있다.
상호접속의 또 다른 실시예는 전도성이 있는 재료를 사용하여 기판의 상호접속 패드와 내부리드를 연결하는 방법이 있다. 한편, 기판 상면 및 하면에 집적회로 칩이 마운팅되어 와이어 본딩으로 연결을 한다. 한 쪽면에 와이어 본딩한 후에 와이어 본딩을 할 때, 와이어 본딩시에 이미 와이어 본딩을 했던 면의 와이어에 손상이 가해진다. 이러한 문제를 해결하기 위하여, 한 쪽면에 와이어 본딩을 한 후에, 에폭시(Epoxy)계열의 수지(Resin)로 코팅을 하여 와이어를 외부환경으로부터 보호한다.
상기 방법에 의하여 완성된 실시예를 2개의 16M DRAM(Dynamic random access memory)을 기판 상면 및 하면에 실장하였다. 그 결과 산업 표준의 32핀 SOJ(Small outline J-lead) 패키지의 32M DRAM 모듈이 가능하며, 이러한 형태로 다양한 유형의 반도체 장치에 적용할 수 있다. 완성된 패키지는 DIP(Dual inline package), SIP(Single inline package), TSOP(Thin small outline package) 등의 다양한 형태의 표준 패키지를 제작할 수 있다.
본 발명에 의한 구조에 따르면, 종래기술의 결점을 갖지 않도록 전술한 접착제 유형을 적용하여 경도가 높은 기판을 사용하여, 종래기술에서 적층칩 또는 패키지가 칩 수준에서 핀이름에 따라 외부리드의 핀이름에 결정되어져 메모리 확장이 용이하지 않거나 기판에 손상이 발생하는 것을 방지하고, 외부리드의 핀이름이 칩 패드 레이아웃(Layout)에 무관하도록 함으로써, 동일칩으로 여러형태의 외부리드 핀 이름을 갖도록 할 수 있음으로 메모리 모듈보다 소형화 및 박형화는 물론 최대장점인 메모리 확장도 동일하게 할 수 있는 잇점이 있다.

Claims (6)

  1. 내부리드와 외부리드가 형성된 리드프레임에 동일한 반도체칩 복수개를 적층하여 집적도를 향상하는 반도체 메모리 패키지로서, 반도체칩은 양면에 회로패턴이 형성된 기판의 상면에 접착된 한 개 이상의 상부칩과 상기 기판의 하면에 접착된 한 개 이상의 하부칩으로 구성되고, 상기 상부칩과 하부칩은 연결수단에 의해 기판과 회로연결이 되고, 기판은 리드프레임의 내부리드와 조인트재에 의해 연결되는 것을 특징으로 하는 반도체 메모리 패키지.
  2. 제1항에 있어서, 상기 상부칩과 하부칩 연결수단은 와이어인 것을 특징으로 하는 반도체 메모리 패키지.
  3. 제1항에 있어서, 상기 상부칩과 하부칩 연결수단은 범프인 것을 특징으로 하는 반도체 메모리 패키지.
  4. 제1항에 있어서, 상기 조인트재는 상기 기판의 상면 또는 하면의 일면에 형성되는 것을 특징으로 하는 반도체 메모리 패키지.
  5. 제4항에 있어서, 상기 조인트재가 은 에폭시인 것을 특징으로 하는 반도체 메모리 패키지.
  6. 제5항에 있어서, 상기 조인트재가 금/주석 도금막인 것을 특징으로 하는 반도체 메모리 패키지.
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