KR0162935B1

KR0162935B1 - 시프트 회로 및 가변 길이 부호 복호기

Info

Publication number: KR0162935B1
Application number: KR1019940024909A
Authority: KR
Inventors: 다카요시 시마자와; 가츠히로 세타; 마사타카 마츠이
Original assignee: 사또오 후미오; 가부시기가이샤 도시바
Priority date: 1993-09-30
Filing date: 1994-09-30
Publication date: 1999-03-20
Also published as: KR950010380A; JPH07104973A; JP3034408B2; US5646873A

Abstract

본 발명의 목적은 시프트 회로 및 그것을 사용하는 가변 길이 부호 복호기에 있어서의 배럴 시프터의 데이터선의 소진폭화 및 소형화하는데 있다.

제1 제2 배럴 시프터를 이들 사이에 파이프 라인 레지스터를 설치하지 않고, 서로 데이터선을 직결하여 제2 배럴 시프터의 출력측에 센스 앰프를 설치한다. 또 제1, 제2 배럴 시프터는 패턴적으로 서로 포갠 형상으로 형성하고, 즉 제1, 제2 배럴 시프터의 한쪽의 요소를 다른쪽의 극간에 형성하도록 하여 패턴 면적의 소형화를 도모하고 있다.

Description

시프트 회로 및 가변 길이 부호 복호기

제1도는 본 발명의 실시예(32비트 구성)의 제5도의 종래 예에 대응되는 전체 구성도.

제2도는 본 발명의 실시예(4비트 구성)의 헤드 시프터부의 제1,제2 배럴 시프터의 형성 위치 대응 관계에 착안한 전체 구성도.

제3도는 제2도의 헤드 시프터부의 제1 및 제2 배럴 시프터의 셀 유닛의 배열의 상세 및 그 구성 원리를 도시하는 설명도.

제4도는 제3도의 시프트 회로의 시프트 동작을 설명하는 확대도.

제5도는 종래의 장치의 전체 구성도.

제6도는 종래의 제1 및 제2 배럴 시프터의 상세도.

* 도면의 주요부분에 대한 부호의 설명도

1 : 외부 FIFO 메모리 2 : 인터페이스

3A : 시프트 회로 4 : 룩업 테이블

5 : 누적 가산부

본 발명은 시프트 회로 및 가변 길이 부호 복호기에 관한 것이다.

화상 압축 신장 디바이스에 있어서, HDTV 레벨의 품질을 만족하기 위해서는 10Mbps 이상의 성능이 필요하다. 이 성능을 실현하기 위해서는 가변 길이 부호에 의하여 부호화된 데이터를 1 클럭마다 복호화할 필요가 있다. 이를 위해서는 연속되는 가변 길이 부호를 1클럭마다 도출할 필요가 있다. 이를 위해서는 연속되는 가변 길이 부호를 1 클럭마다 도출할 필요가 잇다. 그 도출은 가변 길이 부호의 부호 길이에 따라 배럴 시프트를 실시함으로써 이루어진다. 제5도에 종래의 VLD(variable-length decoder)를 개략적으로 도시한다. 이 제5도에 있어서 외부의 FIFO 메모리(1)로부터의 데이터를 32비트 단위로 인터페이스(2)를 통하여 VLD의 시프트 회로(3)에 부가한다. 시프트 회로(3)에는 룩업 테이블(4)로부터의 정보(디코드 길이) DLT가 누적 가산부(5)를 통하여 가해지고, 그것에 의하여 시프트 회로(3)는 (32비트×2)의 데이터를 배럴 시프트하여 도출을 행하고, 그것은 차례로 반복하는 것이다. 상기 인터페이스, 시프트 회로(3) 및 누적 가산부(5)에 의하여 헤드 시프터부가 구성된다. 상기 동작은 공지된 것이므로 특별히 상세하게는 설명하지 않겠으나, 제5도의 경우에 있어서 간단히 설명하면 다음과 같다. 메모리(1)로부터의 데이터는 누적 가산부(5)로부터의 신호(Read)에 따라서 32비트 단위로 인터페이스부(2)에 가해진다. 인터페이스부(2)에 있어서는 누적 가산부(5)로부터의 신호(carry)에 따라서 32비트의 데이터(D0,D1,D2,...)가 3개의 레지스터(R0,R21,R22)에 차례로 먼저 이송되는 순으로 격납되고, 또 차례로 먼저 이송된 순으로 갱신된다. 시프트 회로(3)의 제1 배럴 시프터(BSO)에는 데이터 입력으로 상기 레지스터(R20,R21)로 부터의 데이터가 가해진다. 이 배럴 시프터(BS0)는 레지스터(R20,R21)로부터의 64비트 데이터를 누적 가산부(5)로부터의 시프트 길이 신호(SH0)(누적 가산된 가변 길이 부호의 부호 길이)에 따라서 0~31비트의 범위 내에서 시프트하여 32비트 데이터로 출력한다. 즉, 시프트 길이 신호(SH0)의 디코더(CD0)에 의한 디코드 신호로 시프트를 한다. 시프트가 끝난 데이터는 레지스터(R31)를 통하여 제2 배럴 시프터(BS1)의 하위 측에 전해진다. 제2 배럴 시프터(BS1)에 있어서는 데이터 입력 중의 상위 측의 32비트는 래치(R30)에 의하여 지지되는 데이터이다. 이 제2 배럴 시프터(BS1)는 입력되는 64비트 데이터를 누적 가산부(5)로부터의 시프트 길이 신호(SH1)(이전 사이클에서 복호화된 가변 길이 부호의 부호 길이)에 따라서 0~31 비트의 범위 내에서 시프트하여 32비트 데이터로서 출력한다. 즉, 제2 배럴 시프터(BS1)는 입력 데이터를 시프트 길이 신호(SH1)의 디코더(DC1)에 의한 디코드 신호에 의하여 시프트를 한다. 제2 배럴 시프터(BS1)로부터의 데이터를 룩업 테이블(4)에 가해지고, 그 테이블(4)로부터 디코드 길이(DLT)가 레지스터(R50)를 통하여 상기 제2 배럴 시프터(BS1) 및 상기 누적 가산부(5)에 상기 신호(SH1)로서 가해진다. 이 누적 가산부(5)에 있어서의 가산기(add)는 레지스터 R50의 내용과 R51의 내용을 가산한다. 가산기로부터의 출력이 상기 신호(SH0)로서 배럴 시프터(BS0)에 가해진다. 가산기(add)로부터의 출력이 31을 초과했을 때에 상기 신호(carry)가 출력된다. 이 신호(carry)가 인터페이스부(2)에 가해지고, 또 레지스터(R52)를 통하여 신호 (Read)로서 FIFO 메모리(1)에 가해지는 것은 상기 설명과 같다.

상기 시프트 회로(3)의 구체적인 회로는 제6도에 도시되어 있다. 단 제5도는 데이터 블록을 32비트 단위로서 표시하고 있으나 제6도에서는 설명을 간단히 하기 위하여 4비트 단위로서 표시하고 있다. 배럴 시프터(BS0,BS1)는 제6도에서 알 수 있듯이 하드웨어적으로는 다같이 동일한 구성을 이루고 있다. 즉 한 쪽의 배럴 시프터(BS0)에 대해서 보면 도면중 좌측이 데이터 입력(din)을 위한 데이터 입력선 dI(01)~dI(07)의 배선 영역(LA)을 이루고 있고, 우측이 소자 영역(EA)을 이루고 있다. 보다 상세히 말하면 소자 영역(EA)에 16개의 소자 유닛 (트랜지스터)(U)이 대략 매트릭스 모양으로 배열되어 있다. 각각의 매트릭스 교점에 있는 이런 소자(U)의 일단을 일방향의 대각선사에 순차 접속된 데이터 입력선 dI(0i)에 접속하고, 타단은 데이터 출력 dout0(i)을 위한 열방향의 비트선(BL)에 접속된다. 각 소자(U)의 게이트에는 선택된 SL(0i)이 접속된다. 다른 배럴 시프터(BS1)도 상기와 거의 동일하게 구성되어 있다. 그리하여 예를들어 제1 배럴 시프터(BS0)에 있어서 시프트 신호(SH0)가 2비트 시프트를 실행시키는 것일 경우에는 선택선 SL(02)이 활성화되고, 이것에 게이트가 연결되는 소자(U)가 온 된다. 이것에 의하여 입력 데이터(din00)는 2 비트 시프트하게 된다.

상기와 같이 종래의 장치에 있어서는 제5도에서 알 수 있듯이 제1, 제2 배럴 시프터(BS0,BS1)간에 파이프라인 레지스터, 즉 레지스터 R30과 R31이 존재하고 있다. 즉, 2개의 레지스터가 필요하기 때문에 면적면에서 협조해지는 것을 피할 수 없다. 또 제1 배럴 시프터(BS0)로부터의 출력(dout0)은 레지스터(R31)를 통하여 제2 배럴 시프터(BS1)에 가해지므로 1비트 분의 데이타에 대해서 보았을 때, 제1 배럴 시프터(BS0)의 입력에서 제2 배럴 시프터(BS1)의 출력까지 1줄이 된 데이터 선을 사용할 수는 없다. 이로 인해 1줄의 데이터선의 출력단 측에 1개의 센스 앰프를 배치하여 데이터선을 소진폭화하는 식의 사용방법은 실제상에서는 이용할 수 없다.

또, 제6도에서 알 수 있듯이 각 배럴 시프터를 보았을 경우, 우측의 배선 영역(LA)은 배선(입력 데이터선 dI)만이 많은 간격을 두고 드문드문 형성되어 있을 뿐만 아니라, 배선조차도 전혀 없는 아무것도 형성되어 있지 않은 공간(dead space)도 있다. 즉 면적면에서 이용 효율이 나쁘다고 할 수 있다.

본 발명은 상기의 고장을 고려하여 구성된 것으로, 그 목적은 배럴 시프터에 있어서의 데이터선의 소진폭화가 가능한 동시에 배럴 시프터가 면적면에서 유효하게 이용되는 상태로 형성되는 시프터 회로 및 가변 길이 부호 복호기를 제공하는 것에 있다.

본 발명의 시프트 회로는 복수 비트의 입력 데이터를 제1 배럴 시프터에 의하여 소정 비트 수만큼 배럴 시프트하고, 상기 제1 배럴 시프터로부터의 복수 비트의 출력 데이터를 제2 배럴 시프터에 의하여 다시 소정 수만큼 배럴 시프트하는 배럴 시프터 장치에 있어서, 상기 제1 배럴 시프터는 시프트 형성 영역의 거의 절반인 소자 영역으로서의 제1 영역에 복수의 제1 스위칭 소자를 대략 매트릭스 모양으로 형성하고, 각각의 매트릭스 교점에 있는 상기 제1 스위칭 소자의 각 일단을 대각선상에 순차 접속하여 형성된 제1 데이터 입력선에 접속하고, 상기 제1 스위칭 소자중의 열방향으로 정렬되는 것의 각 타단을 그들에 대응하여 열방향의 제1 데이터선에 접속하고, 상기 제1 스위칭 소자의 행방향으로 정렬되는 것의 각 제어단을 그들에 대응하여 행방향의 제1 선택선에 접속하는 것으로서 구성되고, 상기 제2 배럴 시프터는 시프트 형성 영역의 나머지 절반 영역으로서의 제2 영역에 복수의 제2 스위칭 소자를 대략 매트릭스 모양으로 형성하고, 각각의 매트릭스 교점에 있는 상기 제2 스위칭 소자의 각 일단을 일 방향의 대각선상에 순차 접속하여 형성된 제2 데이터 입력선에 접속하고, 상기 제2 스위칭 소자중의 열방향으로 정렬되는 것의 각 타단을 열방향의 제2 데이터선에 접속하고, 상기 스위칭 소자의 열방향으로 정렬되는 각 제어단을 행방향의 제2 선택선에 접속하는 것으로서 구성되고, 상기 제1 영역의 상기 스위칭 소자에 연결되는 상기 제1 데이터 입력선의 일부는 상기 제2 영역을 통과하여 상기 제1 영역에 도달하는 것으로서 형성되고, 상기 제2 영역의 상기 스위칭 소자에 연결되는 상기 제2 데이터 입력선의 일부는 상기 제1 영역을 통과하여 상기 제2 영역에 도달하도록 형성되고, 상기 제1, 제2 데이터 입력선은 교대로 정렬되고 또 서로 거의 평행을 이루도록 형성되고, 상기 제1 데이터선의 출력단이 그들에 대응하는 상기 제2 데이터 입력선의 입력단에 접속되는 것으로서 구성된다.

본 발명의 가변 길이 부호 복호기는 인터페이스부와, 시프트 회로와 누적 가산부를 포함하는 헤드 시프터 회로르 구비하는데, 상기 인터페이스부는 외부로부터의 복수 비트의 데이터를 상기 시프트 회로에 전달하는 인터페이스 기능을 갖는 것으로서 구성되고, 상기 시프트 회로는 제1 배럴 시프터와, 제2 배럴 시프터와, 레지스터를 구비하고, 상기 제1 배럴 시프터는 상기 인터페이스부로부터 복수 비트의 입력 데이터가 가해지고, 상기 누적 가산부로부터의 제1 시프트 길이 데이터에 따라서 상기 입력 데이터를 배럴 시프트하도록 구성되고, 상기 제2 배럴 시프터는 상기 제1 배럴 시프터로부터의 복수 비트의 출력 데이터가 하위측에 레지스터를 통하지 않고 직접 가해지고, 자신으로부터의 임의의 출력 데이터에 1대1 대응시켜서 외부로터 가해지고, 자신으로부터의 임의의 출력 데이터에 1대1 대응시켜서 외부로부터 가해지는 특정 데이터로서의 제2 시프트 길이 데이터에 따라서 자신에 가해지는 데이터를 배럴 시프트하도록 구성되고, 상기 레지스터는 상기 제2 배럴 시프터 상위측의 복수 비트가 가해지고, 래치한 데이터를 상기 제2 배럴 시프터의 상위측에 가해지는 것으로서 구성되고, 상기누적 가산부는 상기 제2 시프트 길이 데이터를 이전 사이클까지의 상기 제2 시프트 길이 데이터의 누적 가산치에 가산하여 상기 제1 시프트 길이 데이터를 생성하여 상기 제1 배럴 시프터에 가하도록 구성되어 있다.

시프트 회로에 있어서 제1, 제2 배럴 시프터는 평면적으로 상호 중첩된 상태로 소형화되어 형성되어 있다. 즉, 제1 배럴 시프터에 있어서의 소자는 제2 배럴 시프터에 있어서의 비소자 형성 영역에 형성되고, 제2 배럴 시프터에 있어서의 소자는 제1 배럴 시프터에 있어서의 비소자 형성 영역에 형성된 형을 이루고 있다. 즉, 제1, 제2 배럴 시프터는 평면적으로 서로 중첩된 상태로 형성되어 소형화를 이루고 있다. 가변 길이 부호 복호기에 있어서, 제1 배럴 시프터의 출력단은 레지스터 등을 통하지 않고도도 제2 배럴 시프터의 입력단에 직접 접속된다. 이로 인해, 제1 배럴 시프터의 데이터 입력단으로부터 제2 배럴 시프터의 데이터 출력단까지 1 비트에 대해서 보면 1줄의 데이터선으로 연결하게 된다. 이로 인해 제2 배럴 시프터의 출력단에 증폭 기능을 갖는 회로를 접속하면 데이터선의 소진폭화가 가능해진다. 또, 제2 배럴 시프터의 출력을 그 입력측에 부가함에 있어서 제2 배럴 시프터의 입력측, 즉 제1, 제2 배럴 시프터의 중간 부분에 레지스터를 설치하지 않고, 제2 배럴 시프터의 출력측에 레지스터를 설치하도록 하고 있다. 이것에 의하여, 제1,제2 배럴 시프터 부분은 레지스터 아웃의 구성을 이룬다.

[실시예]

제1도는 본 발명의 실시예의 전체 구성도이다. 제1도와 종래의 제5도의 장치와 다른 곳은 시프트 회로(3A)에 있으며, 기타 부분의 구성은 거의 동일하다. 따라서, 제1도에 있어서 제5도와 동등한 요소에는 동일한 부호를 부여하여 설명은 생략한다. 상기 시프트 회로(3A)에 있어서, 제1 배럴 시프터(BSA0)와 제2 배럴 시프터(BSA1)간에 파이프라인 레지스터를 설치하지 않고, 제2 배럴 시프터(BSA1)의 출력측에만 1개의 레지스터(센스 앰프(S/A)를 사용한 플립플롭(F/F))(R3A0)를 설치하여 레지스터 수를 절반으로 한다. 즉, 제1 배럴 시프터(BSA0)의 출력은 레지스터를 통하지 않고 제2 배럴 시프터(BSA1)에 직저 부가된다. 이로인해, 1비트 분의 데이터에 대하여 볼 때 제1 배럴 시프터(BSA0)의 입력 측으로부터 제2 배럴 시프터(BSA1)의 출력측까지 1줄의 데이터선을 사용할 수 있다. 그리고, 레지스터(R3A0)로서 S/A를 사용한 F/F를 사용하고 있다. 이것에 의하여, 데이터선의 소진폭화가 가능해진다. 또, 제2 배럴 시프터(BSA1)의 출력은 래치(R3A0)를 통하여 제2 배럴 시프터(BSA1)의 입력측에 부가된다. 즉, 제2 배럴 시프터(BSA1)에는 상위측에 이전 사이클의 제2 배럴 시프터(BSA1)의 출력이 부가되고, 하위측에는 제1 배럴 시프터(BSA0)의 출력이 부가된다. 상기 설명에서 알수 있는 것과 같이 인터페이스부(2) 및 시프트 회로(3A)는 레지스터인, 레지스터 아웃으로 구성되게 된다. 이것에 의하여 실제의 사용상의 편리함이 현저히 향상된다.

시프트 회로(3A)에 있어서의 제1, 제2 배럴 시프터(BSA0,BSA1)는 제1도에 있어서는 각각 별도의 영역에 형성되고 있는 것 같이 도시되고 있으나, 실제로는 그들 2개의 배럴 시프터(BSA0,BSA1)는 패턴적으로 포개진 상태로 형성되어 있다. 이것을 제2도 이하를 참조하여 설명한다.

즉, 제1도는 외부 FIFO 메모리(1)로부터 32 비트 단위로 데이터를 독출하여 처리하는 경우의 것이나, 제2도는 4 비트 단위에서의 경우의 것이다. 이 제2도에서 알 수 있듯이 제1 배럴 시프터(BSA0)의 배선 영역에 제2 배럴 시프터(BSA0)의 소자가 형성되고, 제2 배럴 시프터(BSA1)의배선 영역에 제1 배럴 시프터(BSA0)의 소자가 형성되어 있다. 제2도에 있어서의 시프트 회로(3A)는 구체적으로는 제3(c)도에 도시되어 있다. 즉 제3(c) 도의 시프트 회로(3A)는 제3(a) 도의 제1 배럴 시프터(BSA0)와, 제3(b) 도의 제2 배럴 시프터(BSA1)는 제6도의 제2 배럴 시프터(BS1)를 도립(倒立)상태로 본 것으로 도시한 것이다. 이와 같이, 제1, 제2 배럴 시프터(BSA0,BSA1)를 서로 포갠 형태로 형성됨으로써 제1 배럴 시프터(BSA0)의 배선 영역(데드 스페이스를 포함)(LA0)이 제2 배럴 시프터(BSA1)의 소자 영역(EA1)으로서 효과적으로 이용되고, 제2 배럴 시프터(BSA1)의 배선 영역(데드 스페이스를 포함)(LA1)이 제1 배럴 시프터(BSA0)의 소자 영역(EA0)으로서 효과적으로 이용된다. 즉, 면적면에서 효과적으로 이용할 수 있으며, 제3(a,b,c) 도의 비교에서 알 수 있듯이 제1, 제2 배럴 시프터(BSA0, BSA1)의 면적의 합계가 제3(c)도의 시프트 회로(3A)의 거의 절반이 된다.

또, 제3(c) 도의 시프트 회로(3A)에 있어서의 시프트 동작의 일예는 제4도를 참조하여 이하와 같이 설명된다. 즉, 제1, 제2 배럴 시프터(BSA0, BSA1)로 각각 2비트, 1비트만 시프트되는 것으로 한다. 이때에는, 제1 배럴 시프터(BSA0)에 있어서는 2비트 시프트를 위한 선택선 SL(02)이 활성화되어 셀 유닛(U14~U17)이 온된다. 또, 제2 배럴 시프터(BSA1)에 있어서는 1비트 시프트를 위한 선택선 SL(11)이 활성화되고, 셀 유닛(U20~U23)이 온 된다. 이 상태에 있어서, 예를 들어 입력 데이터 선 dI(05)에 부가되는 입력 데이터 din0(5)은 유닛(U14)이 온 되어 데이터선 BL(03)에 출력 dout0(3)으로서 전달되어, 2 비트 시프트된다. 제1 배럴 시프터(BSA0)의 출력인 데이터 dout0(3)은 외부로 나오는 것이 없고, 제2 배럴 시프터(BSA1)에 대한 입력 데이터 din1(3)로서 입력 데이터선 dI(13)에 전달된다. 이 입력 데이터 dI(13)는 유닛(U23)이 온 되어 데이터선 BL(10)에 전달되어 래치(B3A00)를 통하여 출력 dout1(0)로서 출력된다. 이 래치(B3A00)의 데이터는 다음 사이클 시에 데이터 입력선 dI(14)에 전달된다.

이 제4도에서 알 수 잇듯이, 제1 배럴 시프터(BSA0)의 입력 측과 제2 배럴 시프터(BSA1)의 출력측이 1중의 선으로 연결된다. 즉, 예를 들어 상기와 같이 선택선 SL(02),SL(11)를 활성화했을 경우에는 데이터 입력선(dI(05)→유닛(U14)→데이타선 BL(03)→데이타 입력선 dI(13)→유닛(U23)→데이타선 BL(10)이 1개의 선으로서 연결된다. 따라서 레지스터(B3A00)로서 센스 앰프(S/A)를 갖는 플립 플롭(F/F)을 사용하면 이 1개의 선에 있어서의 소진폭화가 가능하다.

또, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것이고, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도로 병기하는 것이 아니다.

본 발명에 의하면 제1, 제2 배럴 시프터는 서로 평면적으로 포개지는 상태로 형성되고, 스페이스가 효과적으로 이용되고, 소형화가 가능하다. 또, 제1, 제2 배럴 시프터 간에 파이프라인 레지스터를 설치하지 않고 직접적으로 접속하도록 했으므로 면적면에서 여유가 있을 뿐만 아니라 제1 배럴 시프터의 입력단으로부터 제2 배럴 시프터의 출력단까지 1비트에 대하여 1개의 데이터선을 이룰 수 있고, 이 데이터 선의 출력측에 증폭 수단을 설치함으로써 데이터선의 소진폭화가 가능하다.

Claims

복수 비트의 입력 데이터(din(1)~din(7))를 제1 배럴 시프터(BSA0)에 의하여 소정 비트 수만큼 배럴 시프트하고, 상기 제1 배럴 시프터로부터의 복수 비트의 출력 데이터(dout0(0)~dout0(3))를 제2 배럴 시프터(BSA1)에 의하여 다시 소정 수만큼 배럴 시프트하는 배럴 시프터 장치에 있어서, 상기 제1 배럴 시프터는 시프트 형성 영역의 대략 절반의 영역으로서의 제1 영역(EA0)에 복수의 제1 스위칭 소자(U04~U07, U14~U17, U24~U27, U34~U37)를 대략 매트릭스 모양으로 형성하고, 각각의 매트릭스 교점에 있는 상기 제1 스위칭 소자의 각 일단을 일방향의 대각선상에 순차 접속하여 형성된 제1 데이터 입력단에 접속하고, 상기 제1 스위칭 소자중의 열방향으로 정렬되는 것의 각 타단을 그들에 대응하여 열방향의 제1 데이터선(BL(00)~BL(03))에 접속하고, 상기 제1 스위칭 소자중의 행방향으로 정렬되는 것의 각 제어단을 그들에 대응하여 행방향의 제1 선택선(SL(00)~SL(03))에 접속하도록 구성되고, 상기 제2 배럴 시프터는 시프트 형성 영역의 나머지 절반 영역으로서의 제2 영역(EA1)에 복수의 제2 스위칭 소자(U00~U03 U10~U13, U20~U23, U30~U33)를 대략 매트릭스 모양으로 형성하고, 각각의 매트릭스 교점에 있는 상기 제2 스위칭 소자의 일단을 일방향의 대각선상에 순차 접속하여 형성된 제2 데이터 입력선에 접속하고, 상기 제2 스위칭 소자중의 열방향으로 정렬되는 것의 각 타단을 그들에 대항하여 열방향의 제2 데이터선(BL(10)~BL(13))에 접속하고, 상기 스위칭 소자중의 행방향으로 정렬되는 것의 각 제어단을 그들에 대응하여 행방향의 제2 선택선(SL(10)~니(13))에 접속하도록 구성되고, 상기 제1 영역의 상기 스위칭 소자에 연결되는 상기 제1 데이터 입력선의 일부는 상기 제2 영역을 통과하여 상기 제1 영역에 도달하도록 형성되고, 상기 제2 영역의 상기 스위칭 소자에 연결되는 상기 제2 데이터 입력선의 일부는 상기 제1 영역을 통과하여 상기 제2 영역에 도달하도록 형성되고, 상기 제1, 제2 데이터 입력선은 교대로 정렬됨과 동시에 서로 거의 평행을 이루도록 형성되고, 상기 제1 데이터선의 출력단이 대응하는 상기 제2 데이터 입력선의 입력단에 접속되는 것을 특징으로 하는 배럴 시프터 장치.
제1항에 있어서, 상기 각 제2 데이터선(BL(10)~BL(13))의 출력측에는 레지스터(B3A0)가 접속되는 것을 특징으로 하는 배럴 시프터 장치.
제2항에 있어서, 상기 레지스터(B3A0)는 증폭 기능을 갖는 것으로서 구성되는 것을 특징으로 하는 배럴 시프터 장치.
제2항 또는 제3항에 있어서, 상기 각 레지스터(B3A0)의 출력단이 그것에 대응하는 상기 제2 데이터 입력선(dI(11)~dI(17))의 입력단에 접속되는 것을 특징으로 하는 배럴 시프터 장치.
인터페이스부(2)와, 시프트 회로(3A)와, 누적 가산부(5)를 포함하는 헤드 시프터 회로르 구비하는데, 상기 인터페이스부는 외부로부터의 복수 비트의 데이터를 상기 시프트 회로에 전달하는 인터페이스 기능을 갖는 것으로서 구성되고: 상기 시프트 회로는 제1 배럴 시프터(BSA0)와, 제2 배럴 시프터(BSA1)와, 레지스터(B3A0)를 구비하고, 상기 제1 배럴 시프터는 상기 인터페이스부로부터 복수 비트의 입력 데이터(din0(1)~din0(7))가 부가되고, 상기 누적 가산부로부터의 제1 시프트 길이 데이터(SH0)에 따라서 상기 입력 데이터를 배럴 시프트하도록 구성되고, 상기 제2 배럴 시프터는 상기 제1 배럴 시프터(BSA0)로부터의 복수 비트의 출력 데이터(dout0(0)~dout(3))가 레지스터를 통하지 않고 하위측에 직접 부가되고, 자신으로부터의 임의의 출력 데이터에 1대1 대응시켜서 외부로터 부가되고, 자신으로부터의 임의의 출력 데이터에 1대1 대응시켜서 외부로부터 부가되는 특정 데이터로서의 제2 시프트 길이 데이터(SH1)에 따라 자신에 부가되는 특정 데이터로서의 제2 시프트 길이 데이터(SH1)에 따라 자신에 부가되는 데이터를 배럴 시프트하도록 구성되고, 상기 레지스터는 상기 제2 배럴 시프터 상위측의 복수 비트가 부가되고, 래치된 데이터를 상기 제2 배럴 시프터의 상위측에 부가하도록 구성되고: 상기 누적 가산부는 상기 제2 시프트 길이 데이터를 이전 사이클까지의 상기 제2 시프트 길이 데이터의 누적 가산치에 가산하여 상기 제1 시프트 길이 데이터를 생성하여 상기 제1 배럴 시프터에 부가하도록 구성하는 것을 특징으로 하는 가변 길이 부호 복호기.
제5항에 있어서, 상기 제2 배럴 시프터(BSA1)로부터의 출력 데이터가 부가되고, 부가된 임의의 출력 데이터에 1대1 대응시켜서 특징 데이터로서의 상기 제2 시프트 길이 데이터(SH1)를 출력하는 룩업 데이블(4)을 추가로 구비하는 것을 특징으로 하는 가변 길이 부호 복호기.
제5항에 있어서, 상기 제1 배럴 시프터를 구성하는 제1 스위칭 소자를 상기 제2 배럴 시프터를 구성하는 배선 영역에 배치하고, 상기 제2 배럴 시프터를 구성하는 제2 스위칭 소자를 상기 제1 배럴 시프터를 구성하는 배선 영역에 배치하는 것을 특징으로 하는 가변 길이 부호 복호기.
제6항에 있어서, 상기 제1 배럴 시프터를 구성하는 제1 스위칭 소자를 상기 제2 배럴 시프터를 구성하는 배선 영역에 배치하고, 상기 제2 배럴 시프터를 구성하는 제2 스위칭 소자를 상기 제1 배럴 시프터를 구성하는 배선 영역에 배치하는 것을 특징으로 하는 가변 길이 부호 복호기.
제5항에 있어서, 상기 제1 배럴 시프터(BSA0)의 소자 형성 영역(EA0)에 상기 제2 배럴 시프터(BSA1)의 배선의 일부(LA1)를 형성하고, 상기 제2 배럴 시프터의 소자 형성 영역(EA1)에 상기 제1 배럴 시프터의 배선의 일부(LA0)를 형성한 것을 특징으로 하는 가변 길이 부호 복호기.
제6항에 있어서, 상기 제1 배럴 시프터(BSA0)의 소자 형성 영역(EA0)에 상기 제2 배럴 시프터(BSA1)의 배선의 일부(LA1)를 형성하고, 상기 제2 배럴 시프터의 소자 형성 영역(EA1)에 상기 제1 배럴 시프터의 배선의 일부(LA0)를 형성한 것을 특징으로 하는 가변 길이 부호 복호기.
제7항에 있어서, 상기 제1 배럴 시프터(BSA0)의 소자 형성 영역(EA0)에 상기 제2 배럴 시프터(BSA1)의 배선의 일부(LA1)를 형성하고, 상기 제2 배럴 시프터의 소자 형성 영역(EA1)에 상기 제1 배럴 시프터의 배선의 일부(LA0)를 형성한 것을 특징으로 하는 가변 길이 부호 복호기.
제5항 내지 제11항 중 어느 한 항에 있어서, 상기 제1 배럴 시프터(BSA0)의 소자 형성 영역의 거의 절반의 영역으로서의 제1 영역(EA0)에 복수의 제1 스위칭 소자(U04~U07, U14~U17, U24~U27, U34~U37)를 대략 매트릭스 모양으로 형성하고, 각각의 매트릭스 교점에 있는 상기 제1 스위칭 소자의 각 일단을 대각선상에 순차 접속하여 형성된 제1 데이터 입력선(dI(01)~dI(07))에 접속하고, 상기 제1 스위칭 소자중의 열방향으로 정렬되는 것의 각 타단을 그들에 대응하여 열방향의 제1 데이터선(BL(00)~BL(03))에 접속하고, 상기 제1 스위칭 소자의 행방향으로 정렬되는 것의 각 제어단을 그들에 대응하여 행방향의 제1 선택선(SL(00)~니(03))에 접속하도록 구성되고, 상기 제2 배럴 시프터는 시프트 형성 영역의 나머지 절반의 영역으로서의 제2 영역(EA1)에 복수의 제2 스위칭 소자(U00~U03, U10~U13, U20~U23, U30~U33)를 대략 매트릭스 모양으로 형성하고, 각각의 매트릭스 교점에 있는 상기 제2 스위칭 소자의 각 일단을 일 방향의 대각선상에 순차 접속하여 형성된 제2 데이터 입력선(dI(11)~dI(17))에 접속하고, 상기 제2 스위칭 소자중의 열방향으로 정렬되는 것의 각 타단을 그들에 대응하여 열방향의 제2 데이터선(BL(10)~BL(13))에 접속하고, 상기 스위칭 소자중의 행방향으로 정렬되는 것의 각 제어단을 그들에 대응하여 행방향의 제2 선택선(SL(10)~SL(13))에 접속하도록 구성되고, 상기 제1 영역의 상기 스위칭 소자에 연결되는 상기 제1 데이터 입력선의 일부는 상기 제2 영역을 통과하여 상기 제1 영역에 도달하도록 형성되고, 상기 제2 영역의 상기 스위칭 소자에 연결되는 상기 제2 데이터 입력선의 일부는 상기 제1 영역을 통과하여 상기 제2 영역에 연결되도록 형성되고, 상기 제1, 제2 데이터 입력선은 교대로 정렬됨과 동시에 서로 거의 평행을 이루도록 형성되고, 상기 제1 데이터선의 출력단이 그들에 대응하는 상기 제2 데이터 입력선의 입력단에 접속되어 있고, 상기 제2 데이터산의 출력단이 그들에 대응하는 상기 제2 데이터 입력선의 입력단에 접속되는 것을 특징으로 하는 가변 길이 부호 복호기.
제12항에 있어서, 상기 각 제2 데이터선(BL(10)~BL(13))의 출력측에 레지스터(B3A0)가 접속된 것을 특징으로 하는 가변 길이 부호 복호기.
제13항에 있어서, 상기 레지스터(B3A0)는 증폭 기능을 갖는 것으로서 구성되는 것을 특징으로 하는 가변 길이 부호 복호기.