JPH04128921A - バレルシフタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバレルシフタに係り、特にシフトアウトされる
ビットの論理和をとる機能を有する集積回路化されたバ
レルシフタに関する。

〔従来の技術〕

算術演算回路では、バレルシフタによって下位側へのシ
フトを行なった後のデータに対して、丸めなどの精度補
正を行なうために、最下位ビット以下にシフトアウトし
てしまうビットの論理和を利用することがある。この論
理和を得るために、従来の算術演算回路では、入力数選
択可能な論理和回路を有していた。第２図はこのような
従来のシフトアウトビット検出機能付きバレルシフタの
一例の回路図である。第２図において、本回路では、入
力端子１１０，１１１，１１２．１１３に与えられた入
力データを、シフト数制御信号１３０．１３１，１３２
．１３３によって訣められたビット数だけシフトして、
その結果をインバータを介した出力端子１２０，１２０
，１２２，１２３へ出力する。これと同時に、入力デー
タおよびシフト数制御信号の一部は、入力選択機能付き
論理和回路１５０に入力され、ここで精度補正回路１６
０を制御するための信号を生成する。論理和回路１５０
は、４個のインバータと、７個のＭＯ８電界効果トラン
ジスタとを有する。その他の回路部分は、ＭＯ８電界効
果トランジスタを基本素子とする。

〔発明が解決しようとする課題〕

半導体集積回路（以下ＩＣと略す）に適用した従来の算
術演算回路において、バレルシフタのシフトアウトビッ
ト検出のために用いられる入力数選択可能な論理和回路
は、それ自体が独立した回路となり、半導体ＩＣチップ
上で面積を占有するだけでなく、引き回し配線の面積も
少なくない。

しかも、バレルシフタ自体の内部には素子が配置されな
い領域が存在する。この領域に他の回路を置くことは可
能だが、配線間の静電容量によって外部回路からの妨害
を受けやすく、しかも配線を通すことが困難であるため
、この空き領域に他の回路の配置するのは適当ではない
、従って、この空き領域は無駄になってしまう。また、
入力数選択可能な論理和回路は、その構造が特殊である
ため、自動設計に適さないという欠点がある。

本発明の目的は、前記欠点を解決し、空き領域を有効利
用でき、自動設計にも適したバレルシフタを提供するこ
とにある。

〔課題を解決するための手段〕

本発明のバレルシフタの構成は、少なくとも２ビツト以
上のデータ入力、データ出力、およびシフト数制御入力
を有する第１のバレルシフタ回路と、少なくとも２ビツ
ト以上のデータ入力、データ出力、およびシフト数制御
入力を有し、がっ前記第１のバレルシフタのデータ入力
、及びシフト数制御入力の一部又は全てを共有する第２
のバレルシフタ回路と、前記第２のバレルシフタ回路の
データ出力を入力とする論理演算回路とを設け、前記第
１のバレルシフタ回路と前記第２のバレルシフタ回路を
構成する半導体素子群が規則的配列を成すことを特徴と
する。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のＭＯＳ　−ＦＥＴ　（電界
効果トランジスタ）を用いたダイナミック方式の４ビツ
ト・バレルシフタを示す回路図である。

第１図に示すように、本実施例のプリチャージ用ＭＯ３
ＦＥ７５３は、クロック信号４０によって制御されて導
通状態となり、ダイナミックラインをプリチャージする
。この間に、シフト数制御信号３０，３１，３２．３３
のうちの１つがアクティブになった後、その状態を保つ
、プリチャージ用ＭＯ３ＦＥ７５３が非導通になった後
、入力データ１０，１１．１２．１３が入力されると、
第１のバレルシフタ回路５０からはシフトされた出力デ
ータ２０．２１，２２．２３が出力され、同時に第２の
バレルシフタ回路５１からは第１のバレルシフタ回路に
おいてシフトアウトするデータがＮＡＮＤゲート５２へ
送られる。ＮＡＮＤゲート５２の出力は、シフトアウト
したビットの論理和であり、これによって精度補正回路
６０を制御する。

本実施例は、第１のバレルシフタ回路を通常のバレルシ
フタとして使用し、第２のバレルシフタ回路を精度補正
制御信号生成用の論理和または論理積回路の入力選択回
路として用いている。

〔発明の効果〕

以上説明したように、本発明は、特に論理和回路の入力
数を選択する機能をバレルシフタの規則的素子配列中に
実現することにより、これらの回路を特に半導体集積回
路に適用した場合、マスクレイアウト面積を削減する効
果があり、また特殊回路の数を削減することによって、
自動設計を容易にする効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のシフトアウトビット検出機
能付きバレルシフタの回路図、第２図は従来の算術演算
回路におけるバレルシフタおよびシフタドアウドビット
検出回路の一例を示す回路図である。 １・・・インバータ、２・・・ＭＯ３電界効果トランジ
スタ、１０〜１３・・・入力データ、２０〜２３，１２
０〜１２３・・・出力データ、３０〜３３．１：３０〜
１３３・・・シフト数制御信号、４０，１４０・・・プ
リチャージ制御用クロック信号、５０・・・第１のバレ
ルシフタ、５１・・・第２のバレルシフタ、５２・・・
ＮＡＮＤゲート、５３・・・プリチャージ用ＭＯ３ＦＥ
Ｔ、６０．１６０・・・精度補正回路、１１０〜１１３
・・・入力端子、１５０・・・入力数選択可能な論理和
回路。

Claims (1)

【特許請求の範囲】
1. 少なくとも２ビット以上のデータ入力、データ出力、お
   よびシフト数制御入力を有する第１のバレルシフタ回路
   と、少なくとも２ビット以上のデータ入力、データ出力
   、およびシフト数制御入力を有し、かつ前記第１のバレ
   ルシフタのデータ入力、及びシフト数制御入力の一部又
   は全てを共有する第２のバレルシフタ回路と、前記第２
   のバレルシフタ回路のデータ出力を入力とする論理演算
   回路とを設け、前記第１のバレルシフタ回路と前記第２
   のバレルシフタ回路を構成する半導体素子群が規則的配
   列を成すことを特徴とするバレルシフタ。