JPH07104973A - シフト回路及び可変長符号復号器 - Google Patents
シフト回路及び可変長符号復号器Info
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- JPH07104973A JPH07104973A JP5245380A JP24538093A JPH07104973A JP H07104973 A JPH07104973 A JP H07104973A JP 5245380 A JP5245380 A JP 5245380A JP 24538093 A JP24538093 A JP 24538093A JP H07104973 A JPH07104973 A JP H07104973A
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- 230000001186 cumulative effect Effects 0.000 claims description 15
- 239000011159 matrix material Substances 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 101100063435 Caenorhabditis elegans din-1 gene Proteins 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000006837 decompression Effects 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
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Abstract
(57)【要約】
【目的】 シフト回路及びそれを用いた可変長符号復合
器におけるバレルシフタのデータ線の小振幅化及び小型
化。 【構成】 第１、第２バレルシフタを、それらの間にパ
イプラインレジスタを設けることなく、互いにデータ線
を直結して、第２バレルシフタの出力側にセンスアンプ
を設ける。さらに、第１、第２バレルシフタはパターン
的に互いに重ね合わせた形に形成して、つまり、第１、
第２バレルシフタの一方の要素を他方の隙間に形成する
ようにして、パターン面積の小型化を図っている。
器におけるバレルシフタのデータ線の小振幅化及び小型
化。 【構成】 第１、第２バレルシフタを、それらの間にパ
イプラインレジスタを設けることなく、互いにデータ線
を直結して、第２バレルシフタの出力側にセンスアンプ
を設ける。さらに、第１、第２バレルシフタはパターン
的に互いに重ね合わせた形に形成して、つまり、第１、
第２バレルシフタの一方の要素を他方の隙間に形成する
ようにして、パターン面積の小型化を図っている。
Description
【０００１】
【産業上の利用分野】本発明は、シフト回路及び可変長
符号復号器に関する。
符号復号器に関する。
【０００２】
【従来の技術】画像圧縮伸長デバイスにおいて、ＨＤＴ
Ｖレベルの品質を満たすためには１０Ｍｂｐｓ以上の性
能が必要である。この性質を実現するためには、可変長
符号によって符号化されたデータを１クロック毎に復号
化する必要がある。このためには、連続した可変長符号
を、１クロック毎に、頭出しする必要がある。その頭出
しは、可変長符号の符号長に基づくバレルシフトを行う
ことによってなされる。図５に従来のＶＬＤ（variable
-length decoder ）を概略的に示す。この図５におい
て、外部のＦＩＦＯメモリ１からのデータを３２ビット
単位で、インターフェース２を介して、ＶＬＤのシフト
回路３に加える。シフト回路３には、ルックアップテー
ブル４からの情報（デコード長）ＤＬＴが累積加算部５
を介して加えられ、それによりシフト回路３は（３２ビ
ット×２）のデータをバレルシフトして頭出しをし、そ
れを順次繰り返すものである。上記インターフェース、
シフト回路３及び累積加算部５によってヘッドシフタ部
が構成されている。上記動作は公知のものであるため特
に詳しくは説明しないが、図５の場合において簡単には
次の通りである。メモリ１からのデータは、累積加算部
５からの信号Ｒｅａｄに基づいて３２ビット単位でイン
ターフェース部２に加えられる。インターフェース部２
においては、累積加算部５からの信号ｃａｒｒｙに基づ
いて、３２ビットのデータＤ０，Ｄ１，Ｄ２，…が３つ
のレジスタＲ２０，Ｒ２１，Ｒ２２に順次先送りされた
形に格納され、且つ順次先送りされた形に更新される。
シフト回路３の第１バレルシフタＢＳ０には、データ入
力として前記レジスタＲ２０，Ｒ２１からのデータが加
えられる。このバレルシフタＢＳ０は、レジスタＲ２
０、Ｒ２１からの６４ビットデータを、累積加算部５か
らのシフト長信号ＳＨ０（累積加算された可変長符号符
号長）に基づいて０〜３１ビットの範囲内でシフトし
て、３２ビットデータとして出力する。即ち、シフト長
信号ＳＨ０のデコーダＤＣ０によるデコード信号でシフ
トを行う。シフト済のデータは、レジスタＲ３１を介し
て、第２バレルシフタＢＳ１に下位側データとして伝わ
る。第２バレルシフタＢＳ１においては、データ入力の
うちの上位側の３２ビットはラッチＲ３０によって保持
されたデータである。この第２バレルシフタＢＳ１は、
入力された６４ビットデータを累積加算部５からのシフ
ト長信号ＳＨ１（前サイクルに復号化された可変長符号
の符号長）に基づいて０〜３１ビットの範囲内でシフト
して、３２ビットデータとして出力する。即ち、第２バ
レルシフタＢＳＩは、入力データをシフト長信号ＳＨ１
のデコーダＤＣ１によるデコード信号によってシフトを
する。第２のバレルシフタＢＳ１からのデータは、ルッ
クアップテーブル４に加えられ、そのテーブル４からデ
コード長ＤＬＴがレジスタＲ５０を介して前記第２バレ
ルシフタＢＳＩ及び前記累積加算部５に前記信号ＳＨＩ
として加えられる。この累積加算部５における加算器ａ
ｄｄは、レジスタＲ５０の内容とＲ５１の内容を加算す
る。加算器からの出力が前記信号ＳＨ０としてバレルシ
フタＢＳ０に加えられる。加算器ａｄｄからの出力が
“３１”を越えたときに前記信号ｃａｒｒｙが出力され
る。この信号ｃａｒｒｙがインターフェース部２に加え
られ、且つレジスタＲ５２を介して信号Ｒｅａｄとして
ＦＩＦＯメモリ１に加えられるのは前に述べた通りであ
る。
Ｖレベルの品質を満たすためには１０Ｍｂｐｓ以上の性
能が必要である。この性質を実現するためには、可変長
符号によって符号化されたデータを１クロック毎に復号
化する必要がある。このためには、連続した可変長符号
を、１クロック毎に、頭出しする必要がある。その頭出
しは、可変長符号の符号長に基づくバレルシフトを行う
ことによってなされる。図５に従来のＶＬＤ（variable
-length decoder ）を概略的に示す。この図５におい
て、外部のＦＩＦＯメモリ１からのデータを３２ビット
単位で、インターフェース２を介して、ＶＬＤのシフト
回路３に加える。シフト回路３には、ルックアップテー
ブル４からの情報（デコード長）ＤＬＴが累積加算部５
を介して加えられ、それによりシフト回路３は（３２ビ
ット×２）のデータをバレルシフトして頭出しをし、そ
れを順次繰り返すものである。上記インターフェース、
シフト回路３及び累積加算部５によってヘッドシフタ部
が構成されている。上記動作は公知のものであるため特
に詳しくは説明しないが、図５の場合において簡単には
次の通りである。メモリ１からのデータは、累積加算部
５からの信号Ｒｅａｄに基づいて３２ビット単位でイン
ターフェース部２に加えられる。インターフェース部２
においては、累積加算部５からの信号ｃａｒｒｙに基づ
いて、３２ビットのデータＤ０，Ｄ１，Ｄ２，…が３つ
のレジスタＲ２０，Ｒ２１，Ｒ２２に順次先送りされた
形に格納され、且つ順次先送りされた形に更新される。
シフト回路３の第１バレルシフタＢＳ０には、データ入
力として前記レジスタＲ２０，Ｒ２１からのデータが加
えられる。このバレルシフタＢＳ０は、レジスタＲ２
０、Ｒ２１からの６４ビットデータを、累積加算部５か
らのシフト長信号ＳＨ０（累積加算された可変長符号符
号長）に基づいて０〜３１ビットの範囲内でシフトし
て、３２ビットデータとして出力する。即ち、シフト長
信号ＳＨ０のデコーダＤＣ０によるデコード信号でシフ
トを行う。シフト済のデータは、レジスタＲ３１を介し
て、第２バレルシフタＢＳ１に下位側データとして伝わ
る。第２バレルシフタＢＳ１においては、データ入力の
うちの上位側の３２ビットはラッチＲ３０によって保持
されたデータである。この第２バレルシフタＢＳ１は、
入力された６４ビットデータを累積加算部５からのシフ
ト長信号ＳＨ１（前サイクルに復号化された可変長符号
の符号長）に基づいて０〜３１ビットの範囲内でシフト
して、３２ビットデータとして出力する。即ち、第２バ
レルシフタＢＳＩは、入力データをシフト長信号ＳＨ１
のデコーダＤＣ１によるデコード信号によってシフトを
する。第２のバレルシフタＢＳ１からのデータは、ルッ
クアップテーブル４に加えられ、そのテーブル４からデ
コード長ＤＬＴがレジスタＲ５０を介して前記第２バレ
ルシフタＢＳＩ及び前記累積加算部５に前記信号ＳＨＩ
として加えられる。この累積加算部５における加算器ａ
ｄｄは、レジスタＲ５０の内容とＲ５１の内容を加算す
る。加算器からの出力が前記信号ＳＨ０としてバレルシ
フタＢＳ０に加えられる。加算器ａｄｄからの出力が
“３１”を越えたときに前記信号ｃａｒｒｙが出力され
る。この信号ｃａｒｒｙがインターフェース部２に加え
られ、且つレジスタＲ５２を介して信号Ｒｅａｄとして
ＦＩＦＯメモリ１に加えられるのは前に述べた通りであ
る。
【０００３】上記シフト回路３の具体的な回路は図６に
示される。ただし、図５はデータブロックを３２ビット
単位として表わしているが、図６では説明を簡単にする
ため４ビット単位として表わしている。バレルシフタＢ
Ｓ０，ＢＳ１は、図６からわかるように、ハード的には
共に同一の構成をしている。即ち、一方のバレルシフタ
ＢＳ０についてみれば、図中左側がデータ入力ｄｉｎの
ためのデータ入力線ｄＩ（０１）〜ｄＩ（０７）の配線
領域ＬＡとなっており、右側が素子領域ＥＡとなってい
る。より詳しくは、素子領域ＥＡに１６個の素子ユニッ
ト（トランジスタ）Ｕがほぼマトリクス状に配列されて
いる。これらの素子Ｕの一端は図中斜めに走るデータ入
力線ｄＩ（０ｉ）に接続され、他端はデータ出力ｄｏｕ
ｔ０（ｉ）のための列方向に走るビット線ＢＬに接続さ
れている。各素子Ｕのゲートには選択線ＳＬ（０ｉ）が
接続されている。他のバレルシフタＢＳ１も上記と略同
一に構成されている。而して、例えば、第１バレルシフ
タＢＳ０において、シフト信号ＳＨ０が２ビットシフト
を行わせるものであるときには、選択線ＳＬ（０２）が
活性化され、これにゲートがつながる素子Ｕがオンす
る。これにより入力データｄｉｎ００は２ビットシフト
することになる。
示される。ただし、図５はデータブロックを３２ビット
単位として表わしているが、図６では説明を簡単にする
ため４ビット単位として表わしている。バレルシフタＢ
Ｓ０，ＢＳ１は、図６からわかるように、ハード的には
共に同一の構成をしている。即ち、一方のバレルシフタ
ＢＳ０についてみれば、図中左側がデータ入力ｄｉｎの
ためのデータ入力線ｄＩ（０１）〜ｄＩ（０７）の配線
領域ＬＡとなっており、右側が素子領域ＥＡとなってい
る。より詳しくは、素子領域ＥＡに１６個の素子ユニッ
ト（トランジスタ）Ｕがほぼマトリクス状に配列されて
いる。これらの素子Ｕの一端は図中斜めに走るデータ入
力線ｄＩ（０ｉ）に接続され、他端はデータ出力ｄｏｕ
ｔ０（ｉ）のための列方向に走るビット線ＢＬに接続さ
れている。各素子Ｕのゲートには選択線ＳＬ（０ｉ）が
接続されている。他のバレルシフタＢＳ１も上記と略同
一に構成されている。而して、例えば、第１バレルシフ
タＢＳ０において、シフト信号ＳＨ０が２ビットシフト
を行わせるものであるときには、選択線ＳＬ（０２）が
活性化され、これにゲートがつながる素子Ｕがオンす
る。これにより入力データｄｉｎ００は２ビットシフト
することになる。
【０００４】
【発明が解決しようとする課題】上記のように、従来の
装置においては、図５からわかるように、第１、第２バ
レルシフタＢＳ０，ＢＳ１間にパイプラインレジスタ、
つまり、レジスタＲ３０，Ｒ３１が存在している。つま
り、２つのレジスタを必要としているため、面積的にき
つくなるのが避けられない。また、第１バレルシフタＢ
Ｓ０からの出力ｄｏｕｔ０は、レジスタＲ３１を介し
て、第２バレルシフタＢＳ１に加えられることから、１
ビット分のデータについてみた場合、第１バレルシフタ
ＢＳ０の入力から第２バレルシフタＢＳ１の出力まで、
１本となったデータ線を使うことはできない。このた
め、１本のデータ線の出力端側に１つのセンスアンプを
取り付けてデータ線を小振幅化する、という使い方は実
際上できない。
装置においては、図５からわかるように、第１、第２バ
レルシフタＢＳ０，ＢＳ１間にパイプラインレジスタ、
つまり、レジスタＲ３０，Ｒ３１が存在している。つま
り、２つのレジスタを必要としているため、面積的にき
つくなるのが避けられない。また、第１バレルシフタＢ
Ｓ０からの出力ｄｏｕｔ０は、レジスタＲ３１を介し
て、第２バレルシフタＢＳ１に加えられることから、１
ビット分のデータについてみた場合、第１バレルシフタ
ＢＳ０の入力から第２バレルシフタＢＳ１の出力まで、
１本となったデータ線を使うことはできない。このた
め、１本のデータ線の出力端側に１つのセンスアンプを
取り付けてデータ線を小振幅化する、という使い方は実
際上できない。
【０００５】また、図６からわかるように、各バレルシ
フタをみた場合、右側の配線領域ＬＡは、配線（入力デ
ータ線ｄＩ）のみが多くの隙間を有した状態にまばらに
形成されているだけでなく、配線さえもない全くのデッ
ドスペース部分もある。つまり、面積的に利用効率が悪
いといえる。
フタをみた場合、右側の配線領域ＬＡは、配線（入力デ
ータ線ｄＩ）のみが多くの隙間を有した状態にまばらに
形成されているだけでなく、配線さえもない全くのデッ
ドスペース部分もある。つまり、面積的に利用効率が悪
いといえる。
【０００６】本発明は、上記に鑑みてなされたもので、
その目的は、バレルシフタにおけるデータ線の小振幅化
が可能であると共に、バレルシフタが面積的に有効利用
された状態に形成される、シフタ回路及び可変長符号復
号器を提供することにある。
その目的は、バレルシフタにおけるデータ線の小振幅化
が可能であると共に、バレルシフタが面積的に有効利用
された状態に形成される、シフタ回路及び可変長符号復
号器を提供することにある。
【０００７】
【課題を解決するための手段】本発明のシフト回路は、
複数ビットの入力データを第１バレルシフタによって所
定ビット数だけバレルシフトし、前記第１バレルシフタ
からの複数ビットの出力データを第２バレルシフタによ
ってさらに所定数だけバレルシフトするバレルシフタ装
置において、前記第１バレルシフタは、素子形成領域の
ほぼ半分の領域としての第１領域に、複数の第１スイッ
チング素子をほぼマトリクス状に形成し、前記第１スイ
ッチング素子のうちの斜めに並ぶものの各一端をそれら
に対応して斜めに走る第１データ入力線に接続し、前記
第１スイッチング素子のうちの列方向に並ぶものの各他
端をそれらに対応して列方向に走る第１データ線に接続
し、前記第１スイッチング素子のうちの行方向に並ぶも
のの各制御端をそれらに対応して行方向に走る第１選択
線に接続したものとして構成され、前記第２バレルシフ
タは、前記素子形成領域の残りの半分の領域としての第
２領域に、複数の第２スイッチング素子をほぼマトリク
ス状に形成し、前記第２スイッチング素子のうちの斜め
に並ぶものの各一端をそれらに対応して斜めに走る第２
データ入力線に接続し、前記第２スイッチング素子のう
ちの列方向に並ぶものの各他端をそれらに対応して列方
向に走る第２データ線に接続し、前記スイッチング素子
のうちの行方向に並ぶものの各制御端をそれらに対応し
て行方向に走る第２選択線に接続したものとして構成さ
れ、前記第１領域の前記スイッチング素子につながる前
記第１データ入力線の一部のものは前記第２領域を通っ
て前記第１領域に達するものとして形成され、前記第２
領域の前記スイッチング素子につながる前記第２データ
入力線の一部のものは前記第１領域を通って前記第２領
域に達するものとして形成され、前記第１、第２データ
入力線は交互に並び且つ互いにほぼ平行になるように形
成され、前記第１データ線の出力端がそれに対応する前
記第２データ入力線の入力端に接続されているものとし
て構成される。
複数ビットの入力データを第１バレルシフタによって所
定ビット数だけバレルシフトし、前記第１バレルシフタ
からの複数ビットの出力データを第２バレルシフタによ
ってさらに所定数だけバレルシフトするバレルシフタ装
置において、前記第１バレルシフタは、素子形成領域の
ほぼ半分の領域としての第１領域に、複数の第１スイッ
チング素子をほぼマトリクス状に形成し、前記第１スイ
ッチング素子のうちの斜めに並ぶものの各一端をそれら
に対応して斜めに走る第１データ入力線に接続し、前記
第１スイッチング素子のうちの列方向に並ぶものの各他
端をそれらに対応して列方向に走る第１データ線に接続
し、前記第１スイッチング素子のうちの行方向に並ぶも
のの各制御端をそれらに対応して行方向に走る第１選択
線に接続したものとして構成され、前記第２バレルシフ
タは、前記素子形成領域の残りの半分の領域としての第
２領域に、複数の第２スイッチング素子をほぼマトリク
ス状に形成し、前記第２スイッチング素子のうちの斜め
に並ぶものの各一端をそれらに対応して斜めに走る第２
データ入力線に接続し、前記第２スイッチング素子のう
ちの列方向に並ぶものの各他端をそれらに対応して列方
向に走る第２データ線に接続し、前記スイッチング素子
のうちの行方向に並ぶものの各制御端をそれらに対応し
て行方向に走る第２選択線に接続したものとして構成さ
れ、前記第１領域の前記スイッチング素子につながる前
記第１データ入力線の一部のものは前記第２領域を通っ
て前記第１領域に達するものとして形成され、前記第２
領域の前記スイッチング素子につながる前記第２データ
入力線の一部のものは前記第１領域を通って前記第２領
域に達するものとして形成され、前記第１、第２データ
入力線は交互に並び且つ互いにほぼ平行になるように形
成され、前記第１データ線の出力端がそれに対応する前
記第２データ入力線の入力端に接続されているものとし
て構成される。
【０００８】本発明の可変長符号復号器は、インターフ
ェース部と、シフト回路と、累積加算部とを有するヘッ
ドシフタ回路を有し、前記インターフェース部は外部か
らの複数ビットのデータを前記シフト回路へ伝えるイン
ターフェース機能を持つものとして構成され、前記シフ
ト回路は、第１バレルシフタと、第２バレルシフタと、
レジスタとを備え、前記第１バレルシフタは、前記イン
ターフェース部から複数ビットの入力データが加えら
れ、前記累積加算部からの第１シフト長データに応じて
前記入力データをバレルシフトするものとして構成さ
れ、前記第２バレルシフタは、前記第１バレルシフタか
らの複数ビットの出力データが下位側のデータとしてレ
ジスタを介することなく直接的に加えられ、自己からの
任意の出力データに１対１に対応させて外部から加えら
れる特定データとしての第２シフト長データに応じて、
自己に加えられているデータをバレルシフトするものと
して構成され、前記レジスタは、前記第２バレルシフタ
からその上位側の複数ビットが加えられ、ラッチしたデ
ータを、前記第２バレルシフタにその上位側データとし
て加えられるものとして構成され、前記累積加算部は、
前記第２シフト長データを前サイクルまでの前記第２シ
フト長データの累積加算値に加算して前記第１シフト長
データを生成して前記第１バレルシフタに加えるものと
して構成されている。
ェース部と、シフト回路と、累積加算部とを有するヘッ
ドシフタ回路を有し、前記インターフェース部は外部か
らの複数ビットのデータを前記シフト回路へ伝えるイン
ターフェース機能を持つものとして構成され、前記シフ
ト回路は、第１バレルシフタと、第２バレルシフタと、
レジスタとを備え、前記第１バレルシフタは、前記イン
ターフェース部から複数ビットの入力データが加えら
れ、前記累積加算部からの第１シフト長データに応じて
前記入力データをバレルシフトするものとして構成さ
れ、前記第２バレルシフタは、前記第１バレルシフタか
らの複数ビットの出力データが下位側のデータとしてレ
ジスタを介することなく直接的に加えられ、自己からの
任意の出力データに１対１に対応させて外部から加えら
れる特定データとしての第２シフト長データに応じて、
自己に加えられているデータをバレルシフトするものと
して構成され、前記レジスタは、前記第２バレルシフタ
からその上位側の複数ビットが加えられ、ラッチしたデ
ータを、前記第２バレルシフタにその上位側データとし
て加えられるものとして構成され、前記累積加算部は、
前記第２シフト長データを前サイクルまでの前記第２シ
フト長データの累積加算値に加算して前記第１シフト長
データを生成して前記第１バレルシフタに加えるものと
して構成されている。
【０００９】
【作用】シフト回路において、第１、第２バレルシフタ
は平面的に互いに重ね合わせられた状態に小型化されて
形成されている。即ち、第１バレルシフタにおける素子
は第２バレルシフタにおける非素子形成領域に形成さ
れ、第２バレルシフタにおける素子は第１バレルシフタ
にける非素子形成領域に形成された形になっている。つ
まり、第１、第２バレルシフタは平面的に互いに重ね合
わせられた状態に形成され、小型化されている。
は平面的に互いに重ね合わせられた状態に小型化されて
形成されている。即ち、第１バレルシフタにおける素子
は第２バレルシフタにおける非素子形成領域に形成さ
れ、第２バレルシフタにおける素子は第１バレルシフタ
にける非素子形成領域に形成された形になっている。つ
まり、第１、第２バレルシフタは平面的に互いに重ね合
わせられた状態に形成され、小型化されている。
【００１０】可変長符号復号器において、第１バレルシ
フタの出力端は、レジスタ等を介することなく、直接的
に第２バレルシフタの入力端に接続されている。このた
め、第１バレルシフタのデータ入力端から第２バレルシ
フタのデータ出力端までが、１ビットについてみれば、
１本のデータ線でむすばれることになる。このため、第
２バレルシフタの出力端に増幅機能を有する回路を接続
すれば、データ線の小振幅化が可能となる。また、第２
バレルシフタの出力を、その入力側に加えるに当り、第
２バレルシフタの入力側、つまり、第１、第２バレルシ
フタの中間部分にレジスタを設けることなく、第２バレ
ルシフタの出力側にレジスタを設けるようにしている。
これにより、第１、第２バレルシフタ部分はレジスタア
ウトの構成となる。
フタの出力端は、レジスタ等を介することなく、直接的
に第２バレルシフタの入力端に接続されている。このた
め、第１バレルシフタのデータ入力端から第２バレルシ
フタのデータ出力端までが、１ビットについてみれば、
１本のデータ線でむすばれることになる。このため、第
２バレルシフタの出力端に増幅機能を有する回路を接続
すれば、データ線の小振幅化が可能となる。また、第２
バレルシフタの出力を、その入力側に加えるに当り、第
２バレルシフタの入力側、つまり、第１、第２バレルシ
フタの中間部分にレジスタを設けることなく、第２バレ
ルシフタの出力側にレジスタを設けるようにしている。
これにより、第１、第２バレルシフタ部分はレジスタア
ウトの構成となる。
【００１１】
【実施例】図１は本発明の実施例の全体構成図である。
図１が従来の図６の装置と異なるところは、シフト回路
３Ａにあり、その他の部分の構成はほぼ同一である。よ
って、図１において図５と同等の要素には同一の符号を
付して説明は省略する。上記シフト回路３Ａにおいて、
第１バレルシフタＢＳＡ０と第２バレルシフタＢＳＡ１
との間にパイプラインレジスタを設けることなく、第２
バレルシフタＢＳＡ１の出力側にのみ１つのレジスタ
（センスアンプＳ／Ａを用いたフリップフロップＦ／
Ｆ）Ｒ３Ａ０を設けて、レジスタ数を半分にしている。
即ち、第１バレルシフタＢＳＡ０の出力は、レジスタを
介することなく、直接的に第２バレルシフタＢＳＡ１に
加えられる。このため、１ビット分のデータについてみ
た場合、第１バレルシフタＢＳＡ０の入力側から第２バ
レルシフタＢＳＡ１の出力側まで、１本のデータ線を用
いることができる。そして、レジスタＲ３Ａ０としてＳ
／Ａを使用したＦ／Ｆを用いている。このことから、デ
ータ線の小振幅化が可能となった。また、第２バレルシ
フタＢＳＡ１の出力は、ラッチＲ３Ａ０を介して、第２
バレルシフタＢＳＡ１の入力側に加えられる。つまり、
第２バレルシフタＢＳＡ１には、上位側のデータとして
前サイクルの第２バレルシフタＢＳＡ１の出力が加えら
れる。下位側のデータとしては、第１バレルシフタＢＳ
Ａ０の出力が加えられる。上記からわかるように、イン
ターフェース部２及びシフト回路３Ａは、レジスタイ
ン、レジスタアウトに構成されることになる。これによ
り、実際上の使い勝手が著しく向上する。
図１が従来の図６の装置と異なるところは、シフト回路
３Ａにあり、その他の部分の構成はほぼ同一である。よ
って、図１において図５と同等の要素には同一の符号を
付して説明は省略する。上記シフト回路３Ａにおいて、
第１バレルシフタＢＳＡ０と第２バレルシフタＢＳＡ１
との間にパイプラインレジスタを設けることなく、第２
バレルシフタＢＳＡ１の出力側にのみ１つのレジスタ
（センスアンプＳ／Ａを用いたフリップフロップＦ／
Ｆ）Ｒ３Ａ０を設けて、レジスタ数を半分にしている。
即ち、第１バレルシフタＢＳＡ０の出力は、レジスタを
介することなく、直接的に第２バレルシフタＢＳＡ１に
加えられる。このため、１ビット分のデータについてみ
た場合、第１バレルシフタＢＳＡ０の入力側から第２バ
レルシフタＢＳＡ１の出力側まで、１本のデータ線を用
いることができる。そして、レジスタＲ３Ａ０としてＳ
／Ａを使用したＦ／Ｆを用いている。このことから、デ
ータ線の小振幅化が可能となった。また、第２バレルシ
フタＢＳＡ１の出力は、ラッチＲ３Ａ０を介して、第２
バレルシフタＢＳＡ１の入力側に加えられる。つまり、
第２バレルシフタＢＳＡ１には、上位側のデータとして
前サイクルの第２バレルシフタＢＳＡ１の出力が加えら
れる。下位側のデータとしては、第１バレルシフタＢＳ
Ａ０の出力が加えられる。上記からわかるように、イン
ターフェース部２及びシフト回路３Ａは、レジスタイ
ン、レジスタアウトに構成されることになる。これによ
り、実際上の使い勝手が著しく向上する。
【００１２】シフト回路３Ａにおける第１、第２バレル
シフタＢＳＡ０，ＢＳＡ１は、図１においてはそれぞれ
別の領域に形成されているかのように示されているが、
実際には、それら２つのバレルシフタＢＳＡ０，ＢＳＡ
１はパターン的に重ね合わせられた状態に形成されてい
る。このことを図２以下を参照して説明する。
シフタＢＳＡ０，ＢＳＡ１は、図１においてはそれぞれ
別の領域に形成されているかのように示されているが、
実際には、それら２つのバレルシフタＢＳＡ０，ＢＳＡ
１はパターン的に重ね合わせられた状態に形成されてい
る。このことを図２以下を参照して説明する。
【００１３】即ち、図１は、外部ＦＩＦＯメモリ１から
３２ビット単位でデータを読み出し、処理する場合のも
のであるが、図２は４ビット単位での場合のものであ
る。この図２からわかるように、第１バレルシフタＢＳ
Ａ０の配線領域に第２バレルシフタＢＳＡ０の素子が形
成され、第２バレルシフタＢＳＡ１の配線領域に第１バ
レルシフタＢＳＡ０の素子が形成されている。図２にお
けるシフト回路３Ａは具体的には図３（ｃ）に示され
る。即ち、図３（ｃ）のシフト回路３Ａは、（ａ）の第
１バレルシフタＢＳＡ０と（ｂ）の第２バレルシフタＢ
ＳＡ１とを平面的に重ね合わせたものとして構成され
る。なお、図３（ｂ）の第２バレルシフタＢＳＡ１は、
図６の第２バレルシフタＢＳ１を倒立状態にみたものと
して示したものである。このように、第１、第２バレル
シフタＢＳＡ０，ＢＳＡ１を重ね合わせることにより、
第１バレルシフタＢＳＡ０の配線領域（デッドスペース
を含む）ＬＡ０が第２バレルシフタＢＳＡ１の素子領域
ＥＡ１として有効利用され、第２バレルシフタＢＳＡ１
の配線領域（デッドスペースを含む）ＬＡ１が第１バレ
ルシフタＢＳＡ０の素子領域ＥＡ０として有効利用され
ることになる。つまり、面積的な有効利用がなされ、図
３（ａ），（ｂ）と（ｃ）との比較からわかるように、
第１、第２バレルシフタＢＳＡ０，ＢＳＡ１の面積の合
計が、（ｃ）のシフト回路３Ａのそれのほぼ半分とな
る。
３２ビット単位でデータを読み出し、処理する場合のも
のであるが、図２は４ビット単位での場合のものであ
る。この図２からわかるように、第１バレルシフタＢＳ
Ａ０の配線領域に第２バレルシフタＢＳＡ０の素子が形
成され、第２バレルシフタＢＳＡ１の配線領域に第１バ
レルシフタＢＳＡ０の素子が形成されている。図２にお
けるシフト回路３Ａは具体的には図３（ｃ）に示され
る。即ち、図３（ｃ）のシフト回路３Ａは、（ａ）の第
１バレルシフタＢＳＡ０と（ｂ）の第２バレルシフタＢ
ＳＡ１とを平面的に重ね合わせたものとして構成され
る。なお、図３（ｂ）の第２バレルシフタＢＳＡ１は、
図６の第２バレルシフタＢＳ１を倒立状態にみたものと
して示したものである。このように、第１、第２バレル
シフタＢＳＡ０，ＢＳＡ１を重ね合わせることにより、
第１バレルシフタＢＳＡ０の配線領域（デッドスペース
を含む）ＬＡ０が第２バレルシフタＢＳＡ１の素子領域
ＥＡ１として有効利用され、第２バレルシフタＢＳＡ１
の配線領域（デッドスペースを含む）ＬＡ１が第１バレ
ルシフタＢＳＡ０の素子領域ＥＡ０として有効利用され
ることになる。つまり、面積的な有効利用がなされ、図
３（ａ），（ｂ）と（ｃ）との比較からわかるように、
第１、第２バレルシフタＢＳＡ０，ＢＳＡ１の面積の合
計が、（ｃ）のシフト回路３Ａのそれのほぼ半分とな
る。
【００１４】なお、図３（ｃ）のシフト回路３Ａにおけ
るシフト動作の１例は図４を参照して以下のように説明
される。即ち、第１、第２バレルシフタＢＳＡ０，ＢＳ
Ａ１でそれぞれ２ビット、１ビットだけシフトされるも
のとする。このときには、第１バレルシフタＢＳＡ０に
おいては、２ビットシフトのための選択線ＳＬ（０２）
が活性化され、セルユニットＵ１４〜Ｕ１７がオンす
る。また、第２バレルシフタＢＳＡ１においては１ビッ
トシフトのための選択線ＳＬ（１１）が活性化され、セ
ルユニットＵ２０〜Ｕ２３がオンする。この状態におい
て、例えば入力データ線ｄＩ（０５）に加えられた入力
データｄｉｎ０（５）は、ユニットＵ１４がオンしてい
ることから、データ線ＢＬ（０３）に出力ｄｏｕｔ０
（３）として伝わり、２ビットシフトされる。第１バレ
ルシフタＢＳＡ０の出力であるデータｄｏｕｔ０（３）
は、外部に出ることなく、第２バレルシフタＢＳＡ１に
対する入力データｄｉｎ１（３）として入力データ線ｄ
Ｉ（１３）に伝わる。この入力データｄｉｎ１（３）
は、ユニットＵ２３がオンしていることから、データ線
ＢＬ（１０）に伝わり、ラッチＢ３Ａ００を介して、出
力ｄｏｕｔ１（０）として出力される。このラッチＢ３
Ａ００のデータは、次サイクル時に、データ入力線ｄＩ
（１４）に伝えられる。
るシフト動作の１例は図４を参照して以下のように説明
される。即ち、第１、第２バレルシフタＢＳＡ０，ＢＳ
Ａ１でそれぞれ２ビット、１ビットだけシフトされるも
のとする。このときには、第１バレルシフタＢＳＡ０に
おいては、２ビットシフトのための選択線ＳＬ（０２）
が活性化され、セルユニットＵ１４〜Ｕ１７がオンす
る。また、第２バレルシフタＢＳＡ１においては１ビッ
トシフトのための選択線ＳＬ（１１）が活性化され、セ
ルユニットＵ２０〜Ｕ２３がオンする。この状態におい
て、例えば入力データ線ｄＩ（０５）に加えられた入力
データｄｉｎ０（５）は、ユニットＵ１４がオンしてい
ることから、データ線ＢＬ（０３）に出力ｄｏｕｔ０
（３）として伝わり、２ビットシフトされる。第１バレ
ルシフタＢＳＡ０の出力であるデータｄｏｕｔ０（３）
は、外部に出ることなく、第２バレルシフタＢＳＡ１に
対する入力データｄｉｎ１（３）として入力データ線ｄ
Ｉ（１３）に伝わる。この入力データｄｉｎ１（３）
は、ユニットＵ２３がオンしていることから、データ線
ＢＬ（１０）に伝わり、ラッチＢ３Ａ００を介して、出
力ｄｏｕｔ１（０）として出力される。このラッチＢ３
Ａ００のデータは、次サイクル時に、データ入力線ｄＩ
（１４）に伝えられる。
【００１５】この図４からわかるように、第１バレルシ
フタＢＳＡ０の入力側と第２バレルシフタＢＳＡ１の出
力側とが１本の線でつながる。即ち、例えば、上述のよ
うに選択線ＳＬ（０２），ＳＬ（１１）を活性化した場
合には、データ入力線ｄＩ（０５）→ユニットＵ１４→
データ線ＢＬ（０３）→データ入力線ｄＩ（１３）→ユ
ニットＵ２３→データ線ＢＬ（１０）が１本の線として
つながる。よって、レジスタＢ３Ａ００としてセンスア
ンプＳ／Ａを有するフリップフロップＦ／Ｆを用いれ
ば、この１本の線における小振幅化が可能である。
フタＢＳＡ０の入力側と第２バレルシフタＢＳＡ１の出
力側とが１本の線でつながる。即ち、例えば、上述のよ
うに選択線ＳＬ（０２），ＳＬ（１１）を活性化した場
合には、データ入力線ｄＩ（０５）→ユニットＵ１４→
データ線ＢＬ（０３）→データ入力線ｄＩ（１３）→ユ
ニットＵ２３→データ線ＢＬ（１０）が１本の線として
つながる。よって、レジスタＢ３Ａ００としてセンスア
ンプＳ／Ａを有するフリップフロップＦ／Ｆを用いれ
ば、この１本の線における小振幅化が可能である。
【００１６】
【発明の効果】本発明によれば、第１、第２バレルシフ
タは互いに平面的に重ね合わせられた状態に形成され
て、スペースが有効に利用され、小型化可能である。ま
た、第１、第２バレルシフタ間に、パイプラインレジス
タを設けることなく直接的に接続するようにしたので、
面積的に余裕が出せるだけでなく、第１バレルシフタの
入力端から第２バレルシフタの出力端までを１ビットに
ついて１本のデータ線とでき、このデータ線の出力側に
増幅手段を設けることにより、データ線の小振幅化が可
能である。
タは互いに平面的に重ね合わせられた状態に形成され
て、スペースが有効に利用され、小型化可能である。ま
た、第１、第２バレルシフタ間に、パイプラインレジス
タを設けることなく直接的に接続するようにしたので、
面積的に余裕が出せるだけでなく、第１バレルシフタの
入力端から第２バレルシフタの出力端までを１ビットに
ついて１本のデータ線とでき、このデータ線の出力側に
増幅手段を設けることにより、データ線の小振幅化が可
能である。
【図１】本発明の実施例（３２ビット構成）の、図５の
従来例に対応する、全体構成図。
従来例に対応する、全体構成図。
【図２】本発明の実施例（４ビット構成）の、ヘッドシ
フタ部における第１、第２バレルシフタの形成位置対応
関係に着目した、全体構成図。
フタ部における第１、第２バレルシフタの形成位置対応
関係に着目した、全体構成図。
【図３】図２のヘッドシフタ部における第１、第２バレ
ルシフタのセルユニットの配列の詳細及びその構成原理
を示す説明図。
ルシフタのセルユニットの配列の詳細及びその構成原理
を示す説明図。
【図４】図３のシフト回路のシフト動作を説明するため
の拡大図。
の拡大図。
【図５】従来の装置の全体構成図。
【図６】従来の第１、第２バレルシフタの詳細図。
１ 外部ＦＩＦＯメモリ ２ インターフェース ３Ａ シフト回路 ４ ルックアップテーブル ５ 累積加算部
Claims (11)
- 【請求項１】複数ビットの入力データを第１バレルシフ
タによって所定ビット数だけバレルシフトし、前記第１
バレルシフタからの複数ビットの出力データを第２バレ
ルシフタによってさらに所定数だけバレルシフトするバ
レルシフタ装置において、 前記第１バレルシフタは、 素子形成領域のほぼ半分の領域としての第１領域に、複
数の第１スイッチング素子をほぼマトリクス状に形成
し、前記第１スイッチング素子のうちの斜めに並ぶもの
の各一端をそれらに対応して斜めに走る第１データ入力
線に接続し、前記第１スイッチング素子のうちの列方向
に並ぶものの各他端をそれらに対応して列方向に走る第
１データ線に接続し、前記第１スイッチング素子のうち
の行方向に並ぶものの各制御端をそれらに対応して行方
向に走る第１選択線に接続したものとして構成され、 前記第２バレルシフタは、 前記素子形成領域の残りの半分の領域としての第２領域
に、複数の第２スイッチング素子をほぼマトリクス状に
形成し、前記第２スイッチング素子のうちの斜めに並ぶ
ものの各一端をそれらに対応して斜めに走る第２データ
入力線に接続し、前記第２スイッチング素子のうちの列
方向に並ぶものの各他端をそれらに対応して列方向に走
る第２データ線に接続し、前記スイッチング素子のうち
の行方向に並ぶものの各制御端をそれらに対応して行方
向に走る第２選択線に接続したものとして構成され、 前記第１領域の前記スイッチング素子につながる前記第
１データ入力線の一部のものは前記第２領域を通って前
記第１領域に達するものとして形成され、 前記第２領域の前記スイッチング素子につながる前記第
２データ入力線の一部のものは前記第１領域を通って前
記第２領域に達するものとして形成され、 前記第１、第２データ入力線は交互に並び且つ互いにほ
ぼ平行になるように形成され、 前記第１データ線の出力端がそれに対応する前記第２デ
ータ入力線の入力端に接続されている、バレルシフタ装
置。 - 【請求項２】前記各第２データ線の出力側にレジスタが
接続されている、請求項１記載のシフト回路。 - 【請求項３】前記レジスタは増幅機能を有するものとし
て構成されている、請求項２記載のシフト回路。 - 【請求項４】前記各レジスタの出力端がそれに対応する
前記第２データ入力線の入力端に接続されている、請求
項２又は３に記載のシフト回路。 - 【請求項５】インターフェース部と、シフト回路と、累
積加算部とを有するヘッドシフタ回路を有し、 前記インターフェース部は外部からの複数ビットのデー
タを前記シフト回路へ伝えるインターフェース機能を持
つものとして構成され、 前記シフト回路は、第１バレルシフタと、第２バレルシ
フタと、レジスタとを備え、 前記第１バレルシフタは、前記インターフェース部から
複数ビットの入力データが加えられ、前記累積加算部か
らの第１シフト長データに応じて前記入力データをバレ
ルシフトするものとして構成され、 前記第２バレルシフタは、前記第１バレルシフタからの
複数ビットの出力データが下位側のデータとしてレジス
タを介することなく直接的に加えられ、自己からの任意
の出力データに１対１に対応させて外部から加えられる
特定データとしての第２シフト長データに応じて、自己
に加えられているデータをバレルシフトするものとして
構成され、 前記レジスタは、前記第２バレルシフタからその上位側
の複数ビットが加えられ、ラッチしたデータを、前記第
２バレルシフタにその上位側データとして加えられるも
のとして構成され、 前記累積加算部は、前記第２シフト長データを前サイク
ルまでの前記第２シフト長データの累積加算値に加算し
て前記第１シフト長データを生成して前記第１バレルシ
フタに加えるものとして構成されている、可変長符号復
号器。 - 【請求項６】前記第２バレルシフタからの任意の出力デ
ータが加えられ、加えられた任意の出力データに１対１
に対応させて特定のデータとしての前記第２シフト長デ
ータを出力するルックアップテーブルをさらに備える、
請求項５に記載の可変長符号負復号器。 - 【請求項７】前記第１バレルシフタが形成された領域に
おける何も形成されていない隙間の部分に前記第２バレ
ルシフタを形成して、前記第１、第２バレルシフタを同
一の領域に互いに重ね合わせた状態に形成した、請求項
５又は６に記載の可変長符号復号器。 - 【請求項８】前記第１バレルシフタの素子形成領域に前
記第２バレルシフタの配線の一部を形成し、前記第２バ
レルシフタの素子形成領域に前記第１バレルシフタの配
線の一部を形成した、請求項５〜７の１つに記載の可変
長符号復号器。 - 【請求項９】前記第１バレルシフタは、 素子形成領域のほぼ半分の領域としての第１領域に、複
数の第１スイッチング素子をほぼマトリクス状に形成
し、前記第１スイッチング素子のうちの斜めに並ぶもの
の各一端をそれらに対応して斜めに走る第１データ入力
線に接続し、前記第１スイッチング素子のうちの列方向
に並ぶものの各他端をそれらに対応して列方向に走る第
１データ線に接続し、前記第１スイッチング素子のうち
の行方向に並ぶものの各制御端をそれらに対応して行方
向に走る第１選択線に接続したものとして構成され、 前記第２バレルシフタは、 前記素子形成領域の残りの半分の領域としての第２領域
に、複数の第２スイッチング素子をほぼマトリクス状に
形成し、前記第２スイッチング素子のうちの斜めに並ぶ
ものの各一端をそれらに対応して斜めに走る第２データ
入力線に接続し、前記第２スイッチング素子のうちの列
方向に並ぶものの各他端をそれらに対応して列方向に走
る第２データ線に接続し、前記スイッチング素子のうち
の行方向に並ぶものの各制御端をそれらに対応して行方
向に走る第２選択線に接続したものとして構成され、 前記第１領域の前記スイッチング素子につながる前記第
１データ入力線の一部のものは前記第２領域を通って前
記第１領域に達するものとして形成され、 前記第２領域の前記スイッチング素子につながる前記第
２データ入力線の一部のものは前記第１領域を通って前
記第２領域に達するものとして形成され、 前記第１、第２データ入力線は交互に並び且つ互いにほ
ぼ平行になるように形成され、 前記第１データ線の出力端がそれに対応する前記第２デ
ータ入力線の入力端に接続されており、 前記第２データ線の出力端がそれに対応する前記第２デ
ータ入力線の入力端に接続されている、請求項５〜８の
１つに記載の可変長符号復号器。 - 【請求項１０】前記各第２データ線の出力側にレジスタ
が接続されている、請求項９記載の可変長符号復号器。 - 【請求項１１】前記レジスタは増幅機能を有するものと
して構成されている、請求項１０に記載の可変長符号復
号器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5245380A JP3034408B2 (ja) | 1993-09-30 | 1993-09-30 | シフト回路及び可変長符号復号器 |
| US08/314,735 US5646873A (en) | 1993-09-30 | 1994-09-29 | Barrel shifter device and variable-length decoder |
| KR1019940024909A KR0162935B1 (ko) | 1993-09-30 | 1994-09-30 | 시프트 회로 및 가변 길이 부호 복호기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5245380A JP3034408B2 (ja) | 1993-09-30 | 1993-09-30 | シフト回路及び可変長符号復号器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07104973A true JPH07104973A (ja) | 1995-04-21 |
| JP3034408B2 JP3034408B2 (ja) | 2000-04-17 |
Family
ID=17132803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5245380A Expired - Fee Related JP3034408B2 (ja) | 1993-09-30 | 1993-09-30 | シフト回路及び可変長符号復号器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5646873A (ja) |
| JP (1) | JP3034408B2 (ja) |
| KR (1) | KR0162935B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001339312A (ja) * | 2000-03-24 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 可変長復号化回路 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078937A (en) * | 1996-12-19 | 2000-06-20 | Vlsi Technology, Inc. | Barrel shifter, circuit and method of manipulating a bit pattern |
| US5995579A (en) * | 1996-12-19 | 1999-11-30 | Vlsi Technology, Inc. | Barrel shifter, circuit and method of manipulating a bit pattern |
| US7213129B1 (en) * | 1999-08-30 | 2007-05-01 | Intel Corporation | Method and system for a two stage pipelined instruction decode and alignment using previous instruction length |
| US6501398B2 (en) * | 2000-03-24 | 2002-12-31 | Matsushita Electric Industrial Co., Ltd. | Variable-length code decoder using barrel shifters and a look-up table |
| US7133950B2 (en) * | 2003-08-19 | 2006-11-07 | Sun Microsystems, Inc. | Request arbitration in multi-core processor |
| WO2006030639A1 (ja) * | 2004-09-14 | 2006-03-23 | Matsushita Electric Industrial Co., Ltd. | バレルシフト装置 |
| KR100667595B1 (ko) * | 2005-12-29 | 2007-01-11 | 삼성전자주식회사 | 가변 길이 디코더 |
| KR100873139B1 (ko) * | 2007-03-30 | 2008-12-09 | 엘지전자 주식회사 | 플라즈마 발생장치 및 이를 이용한 조리기기 |
| KR101377701B1 (ko) | 2007-10-29 | 2014-03-25 | 엘지전자 주식회사 | 조리 기기 |
| KR101412149B1 (ko) | 2007-10-29 | 2014-07-02 | 엘지전자 주식회사 | 조리 기기 |
| US20230342110A1 (en) * | 2022-04-20 | 2023-10-26 | L3Harris Technologies, Inc. | Variable width barrel shifter |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04128921A (ja) * | 1990-09-20 | 1992-04-30 | Nec Ic Microcomput Syst Ltd | バレルシフタ |
-
1993
- 1993-09-30 JP JP5245380A patent/JP3034408B2/ja not_active Expired - Fee Related
-
1994
- 1994-09-29 US US08/314,735 patent/US5646873A/en not_active Expired - Fee Related
- 1994-09-30 KR KR1019940024909A patent/KR0162935B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001339312A (ja) * | 2000-03-24 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 可変長復号化回路 |
| JP4559652B2 (ja) * | 2000-03-24 | 2010-10-13 | パナソニック株式会社 | 可変長復号化回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3034408B2 (ja) | 2000-04-17 |
| KR0162935B1 (ko) | 1999-03-20 |
| KR950010380A (ko) | 1995-04-28 |
| US5646873A (en) | 1997-07-08 |
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Legal Events
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