KR0161405B1 - 커패시터 및 이를 이용한 저전압 발생회로 - Google Patents
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Abstract
신규한 커패시터 및 이를 이용한 저전압 발생회로가 개시되어 있다. 본 발명에 의한 커패시터는, 절연 외곽 에지를 갖고 두 개의 전계효과 트랜지스터 위에 형성된 하부 전극 플레이트, 상기 하부 전극 상에 형성된 유전층, 상기 유전층 상에 형성되고 절연 외곽 에지를 갖는 상부 전극 플레이트, 및 두 개의 표면을 갖는 도전층 부위를 구비한다. 상기 도전층 부위에서 두 개의 표면 중의 하나는 상기 도전층 부위의 전체 표면을 따라 상기 하부 또는 상부 전극 플레이트에 전기적으로 접촉하며, 상기 하부 및 상부 전극 플레이트와 유전체층은 연속적인 하지층 패턴에 의해 유사하게 유도된 적어도 하나의 돌기부를 갖는다. 높은 [커패시턴스/칩 면적]의 비율 및 낮은 기생 저항을 얻을 수 있다.
Description
제1도 및 제2도는 본 발명의 일실시예에 의한 커패시터의 평면도 및 단면도.
제3도 및 제4도는 본 발명의 다른 실시예에 의한 커패시터의 평면도 및 단면도.
제5도는 본 발명의 커패시터를 사용하는 통상적인 하프 전압 발생회로의 회로 도식.
제6도는 상기 제5도에 도시된 회로에서 본 발명의 커패시터를 사용하는 일부분의 레이아웃도.
제7도 및 제8도는 각각, 상기 제6도의 AA'선 및 BB'선에 대응되는 단면도들.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 확산영역
3 : 게이트절연막 4 : 벽 스페이서
5 : 게이트 6 : 하부 전극
7 : 유전체층 8 : 상부 전극
9 : 제2 절연체 10 : 금속층
11 : 콘택 부위 12 : 소자분리막
13 : 제1 절연체 15 : 도전층
본 발명은 반도체 집적회로에 형성되는 커패시터에 관한 것으로, 특히 고전압 전력 공급으로 동작하는 저전압 발생회로에 사용되는 빌트-인(built-in) 커패시터에 관한 것이다.
반도체 집적회로(Intergrated Circuit; 이하 IC라 한다)의 동작전압이 점차 낮아짐에 따라, 시스템의 각 IC에서 요구되는 전압이 넓은 범위로 분산되고 있다. 예를 들면, TTL(Transistor Transistor Logic) 및 4Mb DRAM은 5V, 그리고 16Mb DRAM은 3.3V의 전압을 요구하며, 256Mb DRAM에서는 2V의 전압이, 그리고 휴대용 장비에 사용되는 64b DRAM에서는 1.5V의 전압이 요구될 것으로 예측된다.
일반적으로, DRAM의 집적도가 증가함과 더불어 저전압화가 요구되고 있기 때문에, 효과적인 DC-DC 변환기(converter)가 칩 내에 내장될 것이 요구된다. 특히, 칩의 면적이 줄어듦에 따라 수반되는 커패시턴스의 감소는 저전압에서 소자의 동작을 어렵게 하여 동작시 전력소모를 과다하게 한다.
따라서, 본 발명의 첫 번째 목적은 높은 [커패시턴스/칩 면적]의 비율을 갖는 반도체 집적회로의 커패시터를 제공하는데 있다.
본 발명의 두 번째 목적은 기생 저항을 감소시킬 수 있는 반도체 집적회로의 커패시터를 제공하는데 있다.
본 발명의 세 번째 목적은 반도체기판과의 기생 커패시턴스를 감소시킬 수 있는 반도체 집적회로의 커패시터를 제공하는데 있다.
상기 첫 번째 목적을 달성하기 위하여 본 발명의 커패시터는, 게이트배선 패턴 또는 절연체 패턴 등과 같은 하지층의 패턴에 의해 유도되는 적어도 하나의 돌기부(protuberances)를 갖는 것을 특징으로 한다.
상기 두 번째 목적을 달성하기 위하여 본 발명의 커패시터는, 커패시터의 한 전극으로서 박판 모양의 다중 도전층(laminated multiple conductive layer)을 사용하는 것을 특징으로 한다.
상기 세 번째 목적을 달성하기 위하여 본 발명의 커패시터는, 반도체기판에 형성된 확산영역으로부터 커패시터의 하부 전극을 절연시키는 것을 특징으로 한다.
본 발명의 커패시터는 적어도 하나의 박판형 탄탈륨펜트옥사이드(Ta2O5)/티타늄산화층을 갖는 유전체층을 사용하는 것을 특징으로 한다.
본 발명에 의하면, 낮은 기생 저항과 높은 [커패시턴스/칩 면적]의 비율을 갖는 커패시터에 의해 저전압 발생회로에 효과적인 DC-DC 변환기를 제공할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
본 발명에 의한 커패시터는 공핍 모드(depletion mode) MOS 전계효과 트랜지스터 게이트 커패시터와 플래너(planner) 타입의 전극을 사용하는 종래의 커패시터와는 다른 구조를 갖는다. 그러나, DRAM 셀의 스토리지 커패시터로 사용되는 스택 커패시터와는 유사한 구조를 갖는다.
종래의 DRAM 셀에 사용되는 스택 커패시터와 비교할 때, 본 발명의 커패시터는, 초기의 단층 플레이트(plate)로 이루어진 커패시터와 비교하여 커패시터 전극 플레이트의 전달(propagation) 저항을 감소시키기 위해, 상호배선(interconnect wire) 또는 트랜지스터와 같은 전기 부위에 전기적으로 접속된 부위들로부터 떨어져서 그 주위에 위치하는 박판 모양으로 된 다층 도전층을 사용한다. 여기서, 초기의 단층 플레이트는 전류 전달을 위한 주(main) 플레이트층과, 상기 플레이트층과 유전체층 사이에 형성된 장벽층을 가지는 박판 모양의 층을 포함할 수 있다.
제1도 및 제2도는 본 발명의 일실시예에 의한 커패시터의 평면도 및 단면도이다. 여기서, 참조부호 1은 반도체기판, 2는 확산영역, 3은 게이트절연막, 4는 측벽 스페이서, 5는 게이트층을 나타내고, 참조부호 6, 7, 및 8은 커패시터의 하부 전극 (제1 플레이트), 유전체층, 및 상부전극 (제2 플레이트)을 나타내고, 참조부호 15는 도전층을 나타낸다.
제1도 및 제2도를 참조하면, 본 발명의 일실시예에 의한 커패시터는 필라(pillar) 스타일의 게이트층을 그 돌기부로 사용한다. 기판(1)에 형성된 확산영역(2A,2B)은 커패시터 하부 전극(6)의 저항을 감소시키는 역할을 한다. 배선층이나 또다른 소자의 전극층으로 사용되는 도전층(15)은 두 개의 표면을 가지고 형성되는데, 상기 두 개의 표면 중의 하나는 상기 도전층(15)의 전체 표면을 따라 상기 하부 전극(6) 또는 상부 전극(8)에 전기적으로 접촉된다. 커패시터의 유전체층(7)을 구성하는 물질로는 이산화실리콘(SiO2), 실리콘질화물(Si3N4), 탄탈륨펜트옥사이드(Ta2O5), BaTiO3와 같은 페로브스카이트(perovskite) 유전물질, 및 SiO2/Si3N4/SiO2, SiO2/Ta2O5/TiO2또는 Ta2O5/TiO2와 같은 박판형 층의 군에서 선택된 어느 하나를 사용하는 것이 바람직하다. 이때, 상기 TiO2대신 TiO, Ti3O2등이 사용될 수도 있다.
제3도 및 제4도는 본 발명의 다른 실시예에 의한 커패시터의 평면도 및 단면도이다. 여기서, 참조부호 1∼8은 제1도 및 제2도와 동일하며, 참조부호 9는 제2 절연체, 10은 금속 배선층, 그리고 11은 상기 도전층(15)을 통한 금속 배선층(1)과 커패시터 상부 전극(8) 사이의 콘택 부위를 나타낸다.
제3도 및 제4도를 참조하면, 본 발명의 다른 실시예에 의한 커패시터는 격자(lattice) 스타일의 게이트층을 그 돌기부로 사용하며, 상기 격자는 커패시터 하부 전극(6)의 저항을 감소시키는 역할을 한다. 또한, 게이트층(5)의 에지에 측벽 스페이서를 형성하지 않기 때문에, [커패시턴스/칩 면적]의 비율 증가 및 전달 저항의 감소 효과가 상기 제1도 및 제2도에 도시된 커패시터를 사용한 경우보다 더욱 크게 나타난다. 상기 제1 실시예의 경우와 마찬가지로, 상기 유전체층(7)은 적어도 하나의 박판 모양의 탄탈륨펜트옥사이드/티타늄산화층을 갖도록 형성할 수 있다.
제5도는 본 발명의 커패시터를 사용하는 통상적인 하프(half) 전압 발생회로의 회로 도식을 나타낸다.
제5도를 참조하면, 빌트-인 커패시터 Cdc1및 Cdc2의 플레이트들은 큰 부하(load) 전류를 통해 통과하고 전압 강하를 방지하도록 낮은 전달 저항을 가진다. 상기 빌트-인 커패시터 Cdc1및 Cdc2의 각 플레이트들은 각각 밀폐(close)되고 절연된 외곽 엣지(outline edge)를 갖는다. I1내지 I9들은 각각이 하나의 NMOS 트랜지스터와 하나의 PMOS 트랜지스터를 사용하는 CMOS 인버터(inverter)들이다. 여기서, I1, I2및 I3는 커패시터 Cosc와 레지스터 Rosc를 가진 링 발진기(oscillator)로 구성된다. I4는 출력 전압의 상승(rising) 속도를 제한하도록 좁은 폭(width)의 PMOS 트랜지스터를 사용하며, I6는 출력 전압의 하강(falling) 속도를 제한하도록 좁은 폭의 NMOS 트랜지스터를 사용한다. I5와 I7의 구체화된 출력들은 클록(clock)의 오버랩 시간을 조절하는 것이 방지된다.
제6도는 상기 제5도에서 점선으로 표시된 회로에 대응하는, 본 발명의 커패시터를 사용하는 일부분의 레이아웃도로서, 전계효과 트랜지스터(이하, FET라 한다. M1내지 M4주위의 일부분만을 도시하고 있다. 제7도 및 제8도는 각각, 상기 제6도의 AA'선 및 BB'선에 대응되는 단면도들이다.
제6도 내지 제8도를 참조하면, 커패시터의 상부 전극 플레이트 위에 어떠한 차단(shield) 플레이트도 도시되어 있지 않지만, 다층-금속 배선층의 구조에 있어서 상부 전극 플레이트 위에 금속층을 사용하여 차단하는 방법이 전자기 방사(electro-magnetic radiation)를 방지하기 위해 사용될 수 있다. 여기서, 참조부호 1은 반도체기판, 3은 게이트절연막, 5는 게이트층 또는 게이트층으로 만들어진 돌기부, 6은 제4 FET(M4) 위의 제1 플레이트(커패시터의 하부 전극 플레이트), 7은 유전체층, 8은 제2 플레이트 (커패시터의 상부 전극 플레이트), 12는 소자분리막, 13은 게이트층(5) 상에 형성된 제1 절연체, 그리고 14는 커패시터의 전극 플레이트 각각의 외곽 에지를 절연시키는 에지 산화막을 나타낸다. 상기 에지 산화막(14)은 산소 가스를 포함하는 가스 혼합물을 이용하여 실리콘층으로 이루어진 전극 플레이트를 건식 식각하는 동안이나 포토레지스트를 에싱(ashing)하는 동안에 형성될 수 있다. 참조부호 21은 제1 FET (M1; PMOS)의 N웰을 나타내고 22, 23, 24 및 25는 각각, FET M1, M2(NMOS), M4(NMOS), 및 M3(NMOS)의 외곽을 나타낸다. 참조부호 26은 금속층으로 만들어진 Vcc선, 27은 금속층으로 만들어진 접지(GND)선을 나타내고, 28, 29 및 30은 게이트층으로 만들어진 제1, 제2 및 제3 클록선을 나타내며, 31은 금속층으로 만들어진 DC 출력선을 나타낸다. 참조부호 32는 금속층과 FET의 확산영역 (가는 선으로 표시) 사이의 콘택을 나타내고, 33은 제1 플레이트(6)와 FET의 확산영역 (두꺼운 선으로 표시) 사이의 콘택을 나타낸다. 참조부호 34는 상기 콘택(32)을 통과시키기 위해 절연 에지를 갖는 네 개의 개구 윈도우 34A-D를 포함하는 커패시터 면적의 외곽을 나타내고, 35는 제2 플레이트(8)에 접촉된 평행한 금속층의 외곽을 나타내고, 36은 제1 플레이트(6)에 접촉된 평행한 게이트층(5)의 외곽을 나타내며, 37은 게이트층으로 만들어진 돌기부를 나타낸다. 상기 커패시터 외곽(34)의 투사선(projection line)은 네 개의 FET들, 즉 M1, M2, M3및 M4를 감싼다. 상기 빌트-인 커패시터의 유전체층(7)을 구성하는 물질로는 SiO2, Si3N4, Ta2O5, BaTiO3와 같은 페로브스카이트 유전물질, 및 SiO2/Si3N4/SiO2, SiO2/Ta2O5/TiO2또는 Ta2O5/TiO2와 같은 박판형 층의 군에서 선택된 어느 하나를 사용하는 것이 바람직하다. 상기한 유전물질들은 본 발명의 실시예에서와 같이 저전압 발생회로에 사용되는 커패시터의 유전체층으로 사용될 뿐만 아니라, 절연 외곽 에지가 필요하지 않는 스토리지 커패시터에도 사용될 수 있음을 물론이다.
따라서, 상술한 바와 같이 본 발명에 의하면, 적어도 하나의 돌기부를 갖고 하부 또는 상부 전극에 접촉되는 평행한 도전층을 구비하는 커패시터를 형성함으로써, 높은[커패시턴스/칩 면적]의 비율에 의해 유효 커패시터의 면적을 증가시킬 뿐만 아니라 전극의 전달 저항과 같은 기생 저항을 감소시킬 수 있다. 이에 따라, 저전력, 고주파수의 발전기를 사용하게 될 저전압 발생회로에 효과적인 DC-DC 변환기를 제공할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (6)
- 반도체 집적회로의 커패시터에 있어서 상기 커패시터는, 절연 외곽 에지를 갖고, 각각이 게이트, 소오스 및 드레인으로 이루어진 제1 및 제2 전계효과 트랜지스터 위에 형성된 하부 전극 플레이트 : 상기 하부 전극 상에 형성된 유전층: 상기 유전층 상에 형성되고 절연 외곽 에지를 갖는 상부 전극 플레이트 : 및 두 개의 표면을 갖는 도전층 부위를 구비하며, 상기 도전층 부위에서 두 개의 표면 중의 하나는 상기 도전층 부위의 전체 표면을 따라 상기 하부 또는 상부 전극 플레이트의 어느 하나에 전기적으로 접촉하며, 상기 하부 및 상부 전극 플레이트와 유전체층은 연속적인 하지층 패턴에 의해 유도된 적어도 하나의 돌기부를 갖는 것을 특징으로 하는 반도체 집적회로의 커패시터.
- 제1항에 있어서, 상기 하부 전극 플레이트는 상기 제1 전계효과 트랜지스터의 소오스 또는 드레인에 접속되고, 상기 상부 전극 플레이트는 상기 제2 전계효과 트랜지스터의 소오스 또는 드레인에 접속되는 것을 특징으로 하는 반도체 집적회로의 커패시터.
- 제1항에 있어서, 상기 유전체층은 박판 모양의 T2O5/TiO2층으로 이루어진 것을 특징으로 하는 반도체 집적회로의 커패시터.
- 반도체 집적회로에 사용되는 저전압 발생회로에 있어서, 상기 저전압 발생회로는, 부하 전류를 통해 통과하고 그 하부에 위치한 확산영역에 접속되며, 하부 전극 플레이트, 유전체층, 상부 전극 플레이트, 및 상기 하부 또는 상부 전극 플레이트에 전기적으로 접촉되는 평행 도전층으로 이루어진 빌트-인(built-in) 커패시터를 구비하며, 상기 커패시터의 하부 및 상부 전극 플레이트와 유전체층은 연속적인 하지층 패턴에 의해 유사하게 유도된 적어도 하나의 돌기부를 갖는 것을 특징으로 하는 반도체 집적회로의 저전압 발생회로.
- 제4항에 있어서, 상기 커패시터의 하부 및 상부 전극 플레이트는 그 외곽 에지가 절연되어 있는 것을 특징으로 하는 반도체 집적회로의 저전압 발생회로.
- 제4항에 있어서, 상기 커패시터의 유전체층은 적어도 하나의 박판 모양의 탄탈륨펜트옥사이드/티타늄산화층을 갖는 것을 특징으로 하는 반도체 집적회로의 저전압 발생회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950009795A KR0161405B1 (ko) | 1995-04-25 | 1995-04-25 | 커패시터 및 이를 이용한 저전압 발생회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950009795A KR0161405B1 (ko) | 1995-04-25 | 1995-04-25 | 커패시터 및 이를 이용한 저전압 발생회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960039336A KR960039336A (ko) | 1996-11-25 |
| KR0161405B1 true KR0161405B1 (ko) | 1998-12-01 |
Family
ID=19412908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950009795A KR0161405B1 (ko) | 1995-04-25 | 1995-04-25 | 커패시터 및 이를 이용한 저전압 발생회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0161405B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR19980060512A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체 소자의 캐패시터 제조방법 |
| KR100947923B1 (ko) * | 2007-11-16 | 2010-03-15 | 주식회사 동부하이텍 | 반도체 소자의 캐패시터 및 그 형성 방법 |
-
1995
- 1995-04-25 KR KR1019950009795A patent/KR0161405B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960039336A (ko) | 1996-11-25 |
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