KR0155788B1 - 파워-온-리셋 장치 - Google Patents

Abstract

파워-온-리셋 장치를 공개한다. 그 장치는 전원이 인가되어 전원 및 접지단자간의 전압이 소정 전압에 도달한 때까지 또는 제3검출신호가 입력되는 경우 제4검출신호를 발생하는 전압 검출수단과, 상기 제4검출신호를 소정이득율로 증폭하는 증폭수단과, 상기 정원에 글릿치가 발생되면 제3검출신호를 발생하고 상기 제4검출신호를 입력받아 상기 제4검출신호 또는 상기 제3검출신호가 발생되는 경우 상기 제3검출신호를 상기 전압 검출수단에 출력하는 글릿치 검출수단과, 상기 증폭된 제4검출신호를 입력받아 소정 시간 출력하는 지연수단을 구비한 것을 특징으로 한다.

Description

파워-온-리셋 장치

제1도는 본 발명에 의한 파워-온-리셋 장치를 설명하기 위한 블럭도를 도시한 것이다.

제2도는 본 발명에 의한 파워-온-리셋 장치의 바람직한 실시예를 설명하기 위한 구체적인 회로도를 도시한 것이다.

본 발명은 파워-온-리셋(Power-On-Reset) 장치에 관한 것으로, 특히 전원을 시스템에 인가시 시스템을 리셋시키고 또한, 전원에 글릿치(Glitch) 발생하여 소정 전압 밑으로 내려가면 자동으로 시스템을 리셋(Reset) 시킬수 있는 파워-온-리셋 장치에 관한 것이다.

일반적으로, 파워-온-리셋 회로는 이상 전원이 인가시 시스템을 리셋시켜 시스템을 보호하고 시스템의 오동작을 방지하는데 있다. 특히, 나날이 복잡해져가는 디지털 시스템에서 그 중요성이 점점 더해지고 있다. 즉, 전원전압에 이상이 발생할 때 매우 안정적이고 적절한 시스템 리셋은 시스템을 보호하고 오동작을 미연에 방지하는데 아주 중요한 역할을 하게 된다. 그런데, 종래 기술을 이용한 파워-온-리셋 회로는 시스템에 사용할 경우 전원 전압에 큰 글릿치가 발생할때 리셋을 시켜주지 못하여 시스템의 각 디지탈 셀들이 오동작을 야기할 수 있다는 문제점이 있었다.

따라서, 본 발명의 목적은 전원전압이 소정 전압에 도달되기전과 글릿치가 발생하였을때 이를 검출하여 리셋 시켜주는 파워-온-리셋 장치를 제공하는데 있다.

또한, 본 발명의 다른 목적은 다른 파워-온-리셋 장치를 제공하는데 있다.

상술한 본 발명의 목적을 달성하기 위하여 본 발명에 의한 파워-온-리셋 장치는 전원전압이 소정 전압에 도달할 때까지 제1검출신호를 발생하는 전압 검출수단과 상기 전원전압에 글릿치가 빌생하는 경우 이를 검출하여 제2검출신호를 발생하는 글릿치 검출수단을 구비하여 상기 제1검출신호 혹은 상기 제 2검출신호가 발생하는 경우 리셋 신호를 출력하는 것을 특징으로 한다.

또한, 상술한 본 발명의 다른 목적을 달성하기 위하여 본 발명에 의한 파워-온-리셋 장치는 전원이 인가되어 전원 및 접지단자간의 전압이 소정 전압에 도달할 때까지 또는 제3검출신호가 입력되는 경우 제4검출신호를 발생하는 전압 검출수단과, 상기 제4검출신호를 소정 이득율로 증폭하는 증폭수단과, 상기 전원에 글릿치가 발생되면 제3검출신호를 발생하교 상기 제4검출신호를 입력받아 상기 제4검출신호 또는 상기 제3검출신호가 발생되는 경우 상기 제3검출신호를 상기 전압 검출수단에 출력하는 글릿치 검출수단과, 상기 증폭된 제4검출신호를 입력받아 소정 시간 지연 출력하는 지연수단을 구비한 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 의한 파워-온-리셋 장치를 상세히 설명하고자 한다.

제1도는 본 발명에 의한 파워-온-리셋 장치를 설명하기 위한 블럭도를 도시한 것이다.

파워-온-리셋 장치는 전압 검출부(10), 이득부(20) 및 글릿치 검출부(30), 지연부(40)로 구성되어 있다.

전압 검출부(10)는 인가되는 전원 전압이 소정 전압 레벨에 도달전에 제 1 검출 신호(최종 출력이 액티브 로우(Active Low)인 경우 저전위, 반대로 최종 출력이 액티브 하이(Active High)인 경우에는 고전위)를 이득부(20)에 출력한다. 따라서, 상기 전원 전압이 인가되어 소정 전압 레벨에 도달후에는 상기 제1검출신호를 발생하지 않는다. 또한, 글릿치 검출부(30)에서 글릿치를 검출하고 제2검출 신호를 발생하는 경우 이를 입력받아 상기 전원 전압이 소정 전압 이상인 경우에도 상기 제1검출 신호를 발생한다. 이득부(20)는 전압 검출부(10)에 의해 발생된 제1검출신호를 소정 이득율로 증폭하여 글릿치 검출부(30) 및 지연부(40)에 출력한다. 글릿치 검출부(30)는 인가되는 전원전압에 글릿치가 발생하는 경우 이를 검출하여 전압 검출부(10)에 이를 전달한다. 지연부(40)는 이득부(20)의 출력 신호를 소정 시간동안 지연시켜 최종 출력한다.

동작을 살펴보면, 전원전압이 인가되어 소정 전압에 도달전까지 전압 검출부(10)는 이를 검출하여 상기 제1검출 신호를 출력하고 이를 이득부(20)에서 증폭한다. 이어서, 지연부(40)에 의해 지연되어 최종 출력한다. 이때, 전원 전압에 글릿치가 포함된 경우 글릿치 검출부(30)는 이를 검출하고 제2검출신호를 발생하여 이득부(20)에서 증폭된 상기 제1검출신호와 논리 NOR 연산하여 전압 검출부(10)에 출력한다. 이때, 전압 검출부(10)는 전원 전압이 인가되어 소정 전압에 도달한 후에도 상기 논리 NOR 연산된 신호를 입력받아 상기 제1검출신호를 발생한다. 따라서, 전원 전압이 소정 전압 아래인 경우 혹은 전원 전압에 글릿치가 포함된 경우 이를 검출하여 리셋 신호를 발생한다. 또한, 구성을 달리하여 전원 검출부(10)와 글릿치 검출부(30)으로 구성되어 상기 제1 혹은 제2검출신호가 발생하는 경우 리셋 신호를 발생할 수도 있다.

제2도는 제1도의 파워-온-리셋 장치의 바람직한 실시예를 설명하기 위한 구체적인 회로도를 도시한 것이다.

먼저 전압 검출부(10)를 살펴보면,

피모스(PM1)의 소오스는 전원전압(Vdd)과 연결되고, 그 게이트와 드레인은 결합된다. 엔모스(NM1)의 드레인은 피모스(PM1)의 게이트와 드레인과 결합되고, 그 소오스는 저항(R1)을 통해 접지전압(Vss)과 연결된다. 피모스(PM2)의 소오스는 전원전압(Vdd)과 연결되고, 그 게이트는 피모스(PM3)의 게이트와 결합된다. 엔모스(NM2)의 드레인은 피모스(PM2)의 드레인과 연결되고, 그 게이트는 노드 N1과 연결되고, 그 소오스는 접지전압(Vss)과 연결된다. 피모스(PM3)의 소오스는 전원전압(Vdd)과 연결되고, 그 소오스는 그 드레인과 결합된다. 엔모스(NM3)의 드레인은 피모스(PM3)의 드레인과 연결되고, 그 게이트는 엔모스(NM4)의 게이트와 결합되고, 그 소오스는 접지전압(Vss)과 연결된다. 피모스(PM4)의 소오스는 전원전압(Vdd)과 연결되고, 그 게이트는 노드 N1과 연결된다. 엔모스(NM4)의 드레인은 피모스(PM4)의 소오스와 연결되고, 그 게이트는 그 드레인와 결합되고, 그 소오스는 접지전압(Vss)과 연결된다. 엔모스(NM5)의 드레인은 엔모스(NM4)의 드레인과 연결되고, 그 소오스는 접지전압(Vss)과 연결된다. 엔모스(NM6)의 드레인은 전원전압(Vdd)과 연결되고, 그 게이트는 노드 N8과 연결되고, 그 소오스는 엔모스(NM5)의 게이트와 결합되고, 저항(R2)를 통해 접지전압(Vss)과 연결된다.

이득부(20)를 살펴보면, 피모스(PM5)의 소오스는 전원전압(Vdd)과 연결되고, 그 게이트는 엔모스(NM7)의 게이트와 결합되어 노드 N2와 연결되고, 그 드레인은 엔모스(NM7)의 드레인과 결합되어 노드 N6과 연결된다. 엔모스(NM7)의 소오스는 접지전압(Vss)과 연결된다. 이때, 피모스(PM5)와 엔모스(NM7)는 인버터를 형성한다. 피모스(PM6)의 소오스는 전원전압(Vdd)과 연결되고, 그 게이트는 엔모스(NM8)의 게이트와 결합되어 노드 N6과 연결되고, 그 드레인은 엔모스(NM8)의 드레인과 결합되어 노드 N7과 연결된다. 엔모스(NM8)의 소오스는 접지전압(Vss)과 연결된다. 이때, 피모스(PM6)와 엔모스(NM8)는 인버터를 형성한다.

글릿치 검출부(30)를 살펴보면, 엔모스(NM9)와 엔모스(NM10)의 드레인측이 결합되어 저항(R3)을 통해 전원전압(Vdd)과 연결되고, 그 소오스측도 결합되어 접지전압(Vss)과 연결된다. 엔모스(NM9)의 게이트는 노드 N7과 연결된다. 엔모스(NM11)의 드레인은 엔모스(NM10)의 게이트와 결합되어 저항(R4)를 통해 전원전압(Vdd)과 연결되고, 그 소오스는 접지전압과 연결된다. 피모스(PM7)의 소오스는 전원전압(Vdd)과 연결되고, 그 드레인은 그 게이트와 결합되어 저항(R5)을 통해 접지전압(Vss)과 연결된다.

지연부(40)을 살펴보면, 피모스(PM8)와 엔모스(NM12)는 전원전압과 접지전압 사이에 직렬로 연결되어 인버터를 형성하며, 그 게이트들은 결합되어 노드 N7과 연결되고, 그 드레인들은 결합되어 노드 N11과 연결되고, 그 소오스들은 전원전압(Vdd) 및 접지전압(Vss)과 각각 연결된다. 피모스(PM9)의 게이트는 노드 N11과 연결되고, 그 드레인은 노드 N12와 연결되고, 그 소오스는 접지전압(Vss)과 연결된다. 이때, 노드 N10과 노드 N12 사이에 저항(R4)이 연결된다. 피모스(PM10)와 엔모스(NM13)는 전원전압(Vdd)과 접지전압(Vss) 사이에 직렬로 연결되어 인버터를 형성하며, 그 게이트들은 결합되어 노드 N12와 연결되고, 그 드레인들은 결합되어 노드 N13과 연결되고, 그 소오스들은 전원전압(Vdd)과 접지전압(Vss)에 각각 연결된다. 피모스(PM11)와 엔모스(NM14)는 전원전압(Vdd)과 접지전압(Vss)사이에 직렬로 연결되어 인버터를 형성하며, 그 게이트들은 결합되어 노드 N13과 연결되고, 그 드레인들은 결합되고, 그 소오스들은 전원전압(Vdd)과 접지전압(Vss)에 각각 연결된다. 노드 N13과 접지전압(Vss) 사이에 콘덴서(C)가 연결된다.

동작을 살펴보면, 전원전압(Vdd)이 피모스(PM1)와 엔모스(NM1)의 다이오드 전압에 도달전에는 노드 N1은 로우 레벨을 유지하며, 이때, 피모스(PM4)는 턴온된다. 따라서, 엔모스(NM3)과 엔모스(NM4)가 턴온되며 피모스(PM2)와 피모스(PM3)로 형성되는 전류 미러를 통해 노드 N2는 하이 레벨이 된다. 따라서, 이득부(20)의 인버터들을 통해 증폭되어 최종 출력 전압(Vdut)은 액티브 로우(Active Low)가 된다. 이러서, 상기 다이오드 전압 이상이 되면 피모스(PM1)와 엔모스(NM1)은 턴온(turn on)되고 노드 N1은 하이 레벨이 된다. 따라서, 저항(R1) 양단의 전압에 의해 엔모스(NM2)가 턴온 되며 노드 N2는 로우 레벨이 된다. 그러므로, 노드 N7은 로우 레벨이 되고 따라서, 최종 출력 전압(Vout)은 하이 레벨이 되어 더 이상 리셋을 하지 않는다.

이어서, 인가되는 전원전압(Vdd)에 글릿치 즉 전원전압(Vdd)에서 소정 전압(Vdip)으로 떨어지는 경우의 동작 설명을 하면 다음과 같다. 전원전압(Vdd)에 글릿치가 발생하면 피모스(PM7)가 턴오프(turn off) 된다. 그러므로, 노드 N10은 로우 레벨이 되며, 엔모스(NM11)은 턴오프된다. 따라서, 노드 N9는 하이 레벨을 되고 엔모스(NM10)은 턴온되어 노드 N8이 로우 레벨이 된다. 전원 검출부(10)의 엔모스(NM6)은 턴오프 되며, 노드 N5는 로우 레벨이 되어 엔모스(NM5)는 턴오프 된다. 그러므로, 엔모스(NM5)에 흐르던 전류가 엔모스(NM4)로 흐르게 됨에 따라 전류 미러되어 엔모스(NM3)에 흐르게 된다. 따라서, 피모스(PM2)와 피모스(PM3)을 통해 노드 N2는 하이 레벨이 된다. 따라서, 최종 출력 전압(Vout)은 로우 레벨이 되어 리셋을 하게 된다. 지연부(40)의 콘덴서(C)는 전원전압(Vdd)이 빠르게 상승하는 경우 이를 지연시키는 역할을 담당한다. 즉, 전원전압(Vdd)이 빠르게 상승하게 되면 콘덴서(C)에 전압이 걸려 엔모스(NM13)을 턴온시켜 최종 출력 전압(Vout)이 하이 레벨은 갖도록 한다. 특히, 지연부(40)의 각 인버터를 통해 증폭과 아룰러 지연 효과를 갖는다.

이상에서 살펴본 바와 같이 본 발명에 의한 파워-온-리셋 장치는 전원전압이 인가시 시스템에 리셋 신호를 발생하며 또한, 글릿치가 발생한 경우에도 이를 검출하여 리셋 신호를 발생함으로써 시스템을 보호하고 오동작을 막을 수 있다는 효과가 있다.

Claims (8)

1. 전원전압이 인가되어 소정 전압에 도달할 때까지 제1검출신호를 발생하는 전압 검출수단; 및 상기 전원전압에 글릿치가 발생하는 경우 이를 검출하여 제2검출신호를 발생하는 글릿치 검출수단을 구비하여 상기 제1검출신호 혹은 상기 제2검출신호가 발생하는 경우 리셋 신호를 출력하는 것을 특징으로 하는 파워-온-리셋 장치.
2. 제1항에 있어서, 상기 제1검출신호를 입력받아 소정 이득율로 증폭하는 증폭수단을 더 구비한 것을 특징으로 하는 파워-온-리셋 장치.
3. 제1항에 있어서, 상기 제1검출신호 및 제2검출신호를 입력받아 지연 출력하는 지연수단을 더 구비한 것을 특징으로 하는 파워-온-리셋 장치.
4. 전원이 인가되어 전원 및 접지단자간의 전압이 소정 전압에 도달할 때까지 또는 제3검출신호가 입력되는 경우 제4검출신호를 발생하는 전압 검출수단; 상기 제4검출신호를 소정 이득율로 증폭하여 증폭된 제4검출신호를 출력하는 증폭수단; 상기 전원에 글릿치가 발생되거나 또는 상기 증폭수단으로부터 상기 증폭된 제4검출신호가 입력되면 상기 제3검출신호를 발생하고, 발생된 상기 제3검출신호를 상기 전압 검출수단으로 출력하는 글릿치 검출수단; 및 상기 증폭된 제4검출신호를 입력받아 소정 시간 지연 출력하는 지연수단을 구비하고, 한 것을 특징으로 하는 파워-온-리셋 장치.
5. 제4항에 있어서, 상기 전압 검출수단은 전원단자와 접지단자 사이에 직렬 연결된 제1,2 다이오드 및 제1저항 상기 전원단자와 소오스가 열결된 제1피모스, 게이트는 드레인과 결합되어 상기 제1피모스의 게이트와 연결되고 소오스는 상기 전원단자와 연결되는 제2피모스로 구성된 제1전류미러; 드레인은 상기 제1피모스의 드레인과 연결되고 게이트는 상기 제2다이오드와 제1저항의 접점과 연결되고 소오스는 상기 접지단자와 연결되는 제1엔모스; 드레인은 상기 제2피모스의 드레인과 연결되고 소오스는 상기 접지단자와 연결되는 제2엔모스, 게이트는 드레인과 결합되어 상기 제2엔모스의 게이트와 연결되고 소오스는 상기 접지단자와 연결되는 제3엔모스로 구성된 제2전류미러; 소오스는 상기 전원단자와 연결되고 게이트는 상기 제2다이오드와 상기 제1저항의 접점과 연결되고 드레인은 상기 제3엔모스의 드레인과 연결되는 제3피모스; 드레인은 상기 전원단자와 연결되고 소오스는 제2저항을 통해 상기 접지단자와 연결되는 제4엔모스; 드레인은 상기 제3피모스와 상기 제3엔모스의 접점과 연결되고 소오스는 상기 접지단자와 연결되고 게이트는 상기 제4엔모스와 상기 제2저항의 접점과 연결되는 제5엔모스로 구성되어 상기 제1피모스와 상기 제1엔모스의 접점을 통해 상기 제4검출신호를 출력하는 것을 특징으로 하는 파워-온-리셋 장치.
6. 제4항에 있어서, 상기 증폭수단은 상기 제4검출신호를 입력받아 인버팅하는 제1인버터; 및 상기 인버팅된 신호를 다시 인버팅하는 제2인버터로 구성된 것을 특징으로 하는 파워-온-리셋 장치.
7. 제4항에 있어서, 상기 글릿치 검출수단은 상기 전원단자와 상기 접지단자 사이에 직렬 연결된 제3다이오드 및 제3저항; 게이트는 상기 제3다이오드와 상기 제3저항의 접점과 연결되고, 드레인은 제4저항을 통해 상기 전원단자와 연결되고, 소오스는 상기 접지단자와 연결되는 제6엔모스; 게이트는 상기 제4저항과 상기 제6엔모스의 접점과 연결되고 드레인은 제5저항을 통해 상기 전원단자와 연결되는 제7엔모스, 드레인은 상기 제7엔모스의 드레인과 결합되고, 소오스는 상기 제7엔모스의 소오스와 결합되어 상기 접지단자와 연결되는 제8멘모스로 구성되어 상기 증폭수단의 증폭된 신호를 상기 제8엔모스의 게이트 입력으로 하고 상기 제5저항과 제7엔모스의 접점을 통해 상기 제3검출신호를 출력하는 것을 특징으로 하는 파워-온-리셋 장치.
8. 제4항에 있어서, 상기 지연수단은 전원단자와 소오스가 연결된 제4피모스 게이트는 상기 제4피모스의 게이트와 결합되고 드레인은 상기 제4피모스의 드레인과 연결되고 소오스는 접지단자와 연결되는 제9엔모스로 구성된 제3인버터; 게이트는 상기 제4피모스와 상기 제9엔모스의 접점과 연결되고 드레인은 접지단자와 연결되는 제5피모스 및 상기 제10엔모스의 게이트와 소오스간에 연결된 제6저항; 전원단자와 소오스가 연결되고 게이트는 콘덴서를 통해 접지단자와 연결되는 제6피모스, 게이트는 상기 제6피모스의 게이트 및 상기 제5피모스의 소오스의 접점과 결합되고 드레인은 상기 제6피모스의 드레인과 결합되교 소오스는 접지단자와 연결되는 제11엔모스로 구성된 제4인버터; 게이트는 상기 제6피모스의 드레인과 연결되고 소오스는 전원단자와 연결되는 제7피모스, 게이트는 상기 제7피모스의 게이트와 연결되고 소오스는 접지단자와 연결되는 제12엔모스로 구성된 제5인버터를 구비하여 상기 제7피모스와 상기 제12엔모스의 드레인들을 통해 상기 지연 출력하는 것을 특징으로 하는 파워-온-리셋 장치.