KR0153393B1 - 반도체 기판의 연마 방법 - Google Patents

반도체 기판의 연마 방법 Download PDF

Info

Publication number
KR0153393B1
KR0153393B1 KR1019940034080A KR19940034080A KR0153393B1 KR 0153393 B1 KR0153393 B1 KR 0153393B1 KR 1019940034080 A KR1019940034080 A KR 1019940034080A KR 19940034080 A KR19940034080 A KR 19940034080A KR 0153393 B1 KR0153393 B1 KR 0153393B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
abrasive
silicon
film
polishing
Prior art date
Application number
KR1019940034080A
Other languages
English (en)
Inventor
미치오 사꾸라이
Original Assignee
가네꼬 히사시
닛본덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Application granted granted Critical
Publication of KR0153393B1 publication Critical patent/KR0153393B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Cleaning By Liquid Or Steam (AREA)

Abstract

CMP(기계 화학적 연마) 방법에 있어서, 반도체 기판의 한 표면(배면)에 절연막이 형성되고 상기 절연막이 연마제로 기계 화학적으로 연마되고, 절연막이 제공되지 않은 반도체 기판의 표면상에 절연 박막이 형성되고 실리콘이 외부로 노출되어, 상기 절연 박막의 표면상에 친수성 막이 형성된다. 그뒤, 배면상에 있는 절연막을 연마하기 위해 CMP 처리를 행한 다음 연마제를 화학 물리적으로 제거한다. 따라서, 반도체 기판의 배면상에 친수성 박막을 제공함으로써, 반도체 기판의 배면에 있는 연마제가 일부 건조되어 연마 입자가 배면에 고착되는 것을 피할 수 있음으로써, 다음 단게에서 연마제를 제거하는 효과가 향상될 수 있다.

Description

반도체 기판의 연마 방법
제1도(a)부터 제1도(d)까지는 종래의 연마 방법의 공정 순서를 도시하는 도면.
제2도(a)부터 제2도(e)까지는 본 발명에 따른 연마 방법의 공정 순서를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
1,11 : (실리콘) 반도체 기판 2,12 : 인 글래스 막
3,13 : 제1금속 배선 4,14 : 플라즈마 산화막
5 : 실리콘 산화 박막 6,16 : 연마제
7,17 : 연마 입자(실리콘 산화 입자)
본 발명은 기계 화학적인 연마 방법(일반적으로 CMP 방법이라 함)에 따라 반도체 기판의 표면을 연마(polishing)하는 방법에 관련된 것으로서, 특히 반도체 기판의 표면이 연마된 뒤 청정하게 유지되는 개선된 연마 방법에 관한 것이다.
반도체 기판의 표면이 평탄화되도록 연마하는 공정은 반도체 장치를 제조하는 공정상 필수적이다. 대개의 경우, 연마 공정으로서, 웨이퍼 또는 반도체 기판의 표면을 연마제(abrasive)로 연마하는 방법 또는 CMP(Chemical-Mechanical Polishing) 공정을 사용하여 왔다. 연마제는 입자의 직경이 1,000 옹그스트롱 또는 그 이하인 실리콘 산화 입자와 같은 연마 입자 및 이것을 위한 용제를 포함한다.
제1도(a) 내지 제1도(d)는 위에 기술한 CMP 방법에 의해 다층 배선 구조(multilayer wiring structure)가 얻어지는 종래의 전형적인 제조 공정의 단계들을 순서대로 도시한 도면이다. 제1도(a)에 도시된 바와 같이, 인 글래스 막(12)가 실리콘 반도체 기판(11)의 표면에 형성된 다음, 제1금속 배선(13)과 층 절연막 역할을 하는 플라즈마 산화막(14)가 인 글래스 막(12) 상에 이 순서로 적층된다. 그런 다음, 제1도(b)에 도시한 바와 같이 연마 입자(17)과 용제를 함유하는 연마제(16)이 플라즈마 산화막(14)의 표면상에 제공된 다음 플라즈마 산화막(14)의 고르지 않은 표면(돌출부)가 연마되어 평탄화된다(즉, CMP 방법이 적용된다). 연마 단계 뒤에, 연마제(16)이 친수성인 플라즈마 산화막(14)의 전체 표면상에 남게 된다.
후속적으로, 제1도(c)에 도시된 단계에서, 남아 있는 연마제(16)을 제거하기 위해 반도체 기판(11)의 표면을 문지름으로써, 연마제(16) 내에 있는 연마 입자(17)의 농도가 저하된다. 그 뒤, 제1도(d)에 도시된 단계에서 기판을 세척하기 위해 반도체 기판(11)을 불화수소산 용액(HF : H2O = 약 1 : 약 100) 속에 담근 다음, 용액으로부터 꺼내어 물로 세척한 뒤 건조함으로써, 연마제(16)이 플라즈마 산화막(14)의 표면으로부터 제거된다. 최후로 제1도(d)에 도시한 바와 같이 플라즈마 산화막(14) 내에 스루홀(through hole)이 형성되고 원하는 패턴의 금속 배선(18)이 형성되어 다층 배선 구조를 완성한다.
위에 기술한 종래의 CMP 방법에서, 제1도(b)의 단계에서 반도체 기판(11)의 표면상에 연마제(16)이 가해질 때 연마제(16)의 일부가 반도체 기판(11)의 측면을 따라 기판의 배면에 당도하는 것을 피할 수 없었다. 일반적으로, 반도체 기판(11)의 배면은 티탄과 티탄 질화막으로 된 배리어(barrier) 금속막을 포함하며, 어닐링(annealing) 처리시에 온도 모니터링이 행해지고, 실리콘 기판의 배면 상에 있는 산화막이 제거되어 외부에 실리콘이 노출된다. 즉, 반도체 기판(11)의 배면은 소수성(hydrophobic)으로 유지된다. 따라서, 대개의 경우, 연마제(16)은 위에 기술한 것처럼 반도체 기판의 소수성 배면상의 일부분에 잔류되어, 용제가 건조되면 연마 입자(실리콘 산화 입자)(17)이 다른 부분의 배면상에 점착하게 된다.
따라서, 제1도(c)에 도시된 문지르는 처리(scrubbing treatment)와 제1도(d)에 도시된 단계에 의한 물 세척 처리가 연속적으로 반도체 기판 상에 행해져도, 위에 기술한 반도체 기판의 배면의 소수성 표면에 건조된 연마 입자(17)을 제거하기 곤란하므로, 연마 입자(17)은 반도체 기판(11)의 배면에 점착되어 있는 채 남아 있게 된다. 이 경우, 반도체 기판(11)이 불화 수소산 용액(hydrophobic acid solution)으로부터 꺼내져 소수성 배면상에 잔존할 때 연마 입자는 반도체 기판의 소수성 배면에 더욱 점착할 수 있다. 예를 들어, 반도체 웨이퍼가 6개일 경우, 배면이 소수성일 때 연마 입자의 수가 1,000 또는 그 이상 웨이퍼의 배면상에 남아 있는 경우도 있다.
이들 잔존하는 연마 입자는 뒤이은 공정 단계에서 이물질로 작용하여, 미세한 반도체 장치의 제조 공정에 장해가 된다. 이러한 문제를 피하기 위하여, 반도체 기판의 배면을 친수성이 되도록 처리하여 세척되도록 하는 다음의 방법이 제안되었다. 예를 들어, 일본국 특개소 62198127의 방법은 반도체 기판의 배면상에 불화 수소 처리(hydrofluorination treatment)를 한 뒤 배면에 오존을 가하여 친수 처리(즉, 배면을 친수화)하는 것이다. 그러나, CMP 방법의 처리 공정 중 배면에 점착된 연마 입자는 반도체 기판의 배면을 단순 화학 처리하여 제거할 수는 없으므로 배면은 친수성의 특성을 갖게 된다. 반면, 일본국 특개소 6319825는 불화 수소산과 알콜의 혼합물을 사용하여 친수 처리를 실행하여 세척하는 방법을 공개한다. 그러나, 이 경우에도 CMP 공정 중 배면에 점착되어 있는 연마 입자는 완전히 제거될 수 없다. 더 나아가 일본국 특개소 2116130은 산소 플라즈마(oxygen plasma)로 반도체 기판 상에 친수 처리를 행한 다음 고압의 물로 이것을 세척하는 방법을 공개한다. 이 방법은 연마 입자를 물리적으로 제거할 수 있으므로 약간의 효과는 있지만, 10,000개 이상이나 되는 모든 연마 입자를 제거한다는 것은 실제로 불가능하다.
본 발명의 목적은 반도체 기판의 표면상에 남아 있는 연마 입자를 거의 완벽하게 제거하여 반도체 기판의 표면상에 고품질 세척 처리를 얻기 위한 연마 방법을 제공하는 것이다.
본 발명에 의한 위의 목적을 달성하기 위해 기판의 한 표면이 절연막이고 기판의 다른 표면의 실리콘이 외부에 노출된 실리콘 반도체 기판의 절연막을 기계 화학적으로 연마하는 방법은 외부에 노출된 실리콘 표면상에 친수성 박막을 형성하는 단계, 친수성 박막이 형성된 뒤에 기계 화학적인 연마 처리에 의해 절연막을 연마하는 단계, 및 문지르는 처리에 의해 기판의 표면에 점착되어 있는 연마 입자를 제거하는 단계를 포함한다.
배면에 형성된 절연 박막은 양호하게는 반도체 기판 상에 O2-플라즈마 처리를 행하여 얻어지는 실리콘 산화막을 포함한다.
연마 입자를 제거하기 위한 문지르는 처리는 순수한 물을 부으면서 폴리에스터 천으로 처리함으로써 더욱 효과적으로 수행될 수 있다.
본 발명에 따르면 친수성 막이 식각(etching) 처리에 의해 제거된 뒤에 식각 처리 중 사용된 식각 용액을 순수한 물로 대체한다.
본 발명은 다층 배선 구조를 절연막 층으로서 작용하는 플라즈마 산화막의 표면을 CMP 방법에 따라 연마하는 경우에 효과적으로 적용될 수 있으며, 다른 구조를 갖는 반도체 기판의 절연막을 CMP 방법에 따라 연마하여 평탄화하는 과정에도 또한 적용될 수 있다.
위에 기술한 연마 방법에 따르면, 연마제 내의 연마 입자는 효과적으로 제거되어, 반도체 기판의 표면이 평탄화되고 청정(세척)된다. 따라서, 본 발명에 의한 연마 방법은 반도체 장치를 제조하는 공정시에 반도체 기판상에 점착하는 연마 입자의 역효과를 없애 주어 정밀한 반도체 장치가 제조될 수 있다.
본 발명의 양호한 실시예가 본 발명의 연마 방법에 따라 반도체 기판을 연마하는 공정을 순서대로 도시하는 보인 제2도(a) 내지 제2도(b)를 참조하여 설명될 것이다. 이 실시예에서 본 발명의 연마 방법은 반도체 기판 상에 형성된 2층 배선 구조에 적용된다.
제2도(a)에 도시한 단계에서, 인 글래스 막(2)가 실리콘 반도체 기판(1)의 표면에 형성된 다음 6,000 옹그스트롱 두께의 제1금속 배선(3)과 층 절연막 역할을 하는 약 20,000 옹그스트롱 두께의 플라즈마 산화막(4)이 이 순서로 인 글래스 막(2)상에 배열된다. 이 단계까지, 반도체 기판(1)의 배면은 예를 들어, 제1금속 배선(3)의 형성시 온도 모니터링 등을 쉽게 행하기 위해 실리콘이 외부에 노출된 상태로 되어 있어야 한다. 위에 기술한 반도체 기판(1)은 반도체 기판(1)의 배면에 실리콘 산화 박막(5)를 형성하기 위해 적절한 상태에서 예를 들어, 450W에서 10분동안 O2-플라즈마 처리시킴으로써, 반도체 기판의 배면이 친수성을 띄게 된다.
다음에, 제2도(b)에 도시된 CMP 방법에 의해 플라즈마 산화막(4)의 표면상의 고르지 않은 부분을 연마함으로써 반도체 기판이 평탄화된다. CMP 방법은 용제와 연마제 역할을 하는 실리콘 산화 입자를 포함하는 연마제를 플라즈마 산화막(4)상에 제공하고, 플라즈마 산화막(4)를 5분간 35rpm의 회전 속도에서 약 0.4㎏/㎤의 하중의 상태로 연마함으로써 효과적으로 수행된다. CMP 방법(공정)을 통하여, 연마제는 친수성 표면인 플라즈마 산화막(4)의 전체 면에 잔류하고, 더 나아가 반도체 기판(1)의 배면상에 있는 산화 박막(5)의 전체 친수성 표면상에 잔존하게 된다.
후속적으로 반도체 기판(1)의 양면(정면 및 배면)은 적당한 조건(예를 들어, 300g의 하중에서 3분간)에서 양호하게는 폴리에스터 천을 사용하여 반도체 기판(1) 상에 순수한 물을 가하면서 문지름으로써, 연마제(6)을 물리적으로 제거하게 된다. 이때 반도체 기판(1)의 양면을 문지르는 처리는 제2도(c)에 도시된 반도체 기판(1)의 양 표면에 잔류하는 연마제(6)의 연마 입자(7)을 제거할 수 있어, 연마 입자(7)의 농도가 감소된다.
그 뒤, 반도체 기판(1)을 청정 탱크에 마련된 불화 수소산 용액(HF : H2O - 약 1 : 약 100)에 약 2분간 담근 뒤 청정(세척) 처리한다. 그뒤, 탱크 내의 불화수소산 용액을 순수한 물로 대체하여 순수한 물로 반도체 기판을 세척한 뒤에 반도체 기판을 건조시킨다. 청정(세척) 처리에 의해, 연마제(6)은 플라즈마 산화막(4)의 표면으로부터 제거되고, 제2도(d)에 도시한 바와 같이 반도체 기판(1)의 배면으로부터 연마제(6)과 산화 박막(5)가 제거된다. 이때, 친수성 표면인 산화 박막(5)가 제거되어 반도체 기판(1)의 배면은 소수성이 된다. 그러나, 청정 탱크 내의 용액은 순수한 물로 치환되어 반도체 기판(1)의 배면에 연마 입자가 재점착할 가능성은 없다.
최후로, 플라즈마 산화막(4) 내에 스루 홀이 형성되고 제2금속 배선(8)이 원하는 형태로 형성됨으로써, 제2도(e)에 도시한 바와 같이 다층 배선 구조가 완결된다.
[예]
6인치 소수성 실리콘 기판이 견본으로 사용되었고, 실리콘이 외부로 노출된 실리콘 기판의 표면을 배치 형(batch type) O2-플라즈마 처리 장치 내에서 450W의 RF 전력으로 10분간 O2-플라즈마 처리함으로써, 실리콘 기판의 표면이 친수성이 되었다. 그 뒤, CMP 처리를 실리콘 기판의 표면상에 행했다. 비교를 위해, 친수성 처리하지 않은 실리콘 기판의 양면과 사전에 산화막이 형성된 실리콘 웨이퍼에 CMP 처리 또는 행했다.
실험 조건은 다음과 같다.
CMP 조건 : 약 0.4㎏/㎤의 하중에서, 회전수 35rpm으로 5분간.
문지르는 조건 : 약 300g의 하중으로 3분간(폴리에스터 천 사용).
청정 조건 : 5리터 청정 탱크 내의 불화 수소 용액(HF : H2O = 약 1 : 약 100)에서 2분간, 다음에 상기 용액을 순수한 물로 치환.
이렇게 형성된 실리콘 기판은 직경이 약 0.3㎛ 또는 그 이상 되는 연마 입자의 존재를 검사하기 위해 He-Ne 레이저를 이용한 입자 탐지기(Grain detector)를 사용하여 검사하였다. 결과는 다음과 같다.
위의 결과에 나타난 바와 같이, 본 발명에 의하면, 반도체 기판의 표면에 있는 잔여 연마 입자의 수는 소수성 기판(종래 기술)의 1/100에 해당하는 약 100으로 감소된다.

Claims (8)

  1. 한 표면에는 절연막이 형성되어 있고, 다른 한 표면에서는 실리콘이 외부로 노출되어 있는 실리콘 반도체 기판에서 상기 절연막을 기계 화학적으로 연마하는 연마 방법에 있어서, 상기 외부로 노출된 실리콘 표면상에 친수성 박막을 형성하는 단계, 상기 친수성 박막 형성된 뒤에 기계 화학적인 연마 처리에 의해 상기 절연막을 연마하는 단계 및 문지르는(scrubbing) 처리에 의해 상기 기판의 표면상에 부착되어 있는 연마 입자를 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 친수성 박막은 상기 실리콘 반도체 기판의 배면상에 O2-플라즈마 처리를 행하여 얻어지는 실리콘 산화막을 포함하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 실리콘 산화막이 약 20,000 옹그스트롱의 두께인 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기 문지르는 처리가 순수한 물을 부으면서 폴리에스터 천으로 수행되는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 문지르는 처리에 의해 연마 입자가 제거된 뒤에 식각 처리에 의해 상기 친수성 막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 제5항에 있어서, 상기 반도체 기판을 불화 수소산 용액에 담그는 것에 의해 상기 식각 처리가 수행되는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 상기 불화 수소산 용액의 농도가 다음의 HF : H2O = 약 1 : 약100과 같게 설정되는 것을 특징으로 하는 방법.
  8. 제5항에 있어서, 상기 식각 처리는 불화 수소산 용액이 수용된 탱크 내에서 행해지고, 상기 식각 처리가 완료된 뒤에 불화 수소산 용액이 순수한 물로 치환되는 것을 특징으로 하는 방법.
KR1019940034080A 1993-12-15 1994-12-14 반도체 기판의 연마 방법 KR0153393B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP5342852A JP2586319B2 (ja) 1993-12-15 1993-12-15 半導体基板の研磨方法
JP93-342,852 1993-12-15

Publications (1)

Publication Number Publication Date
KR0153393B1 true KR0153393B1 (ko) 1998-12-01

Family

ID=18356998

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940034080A KR0153393B1 (ko) 1993-12-15 1994-12-14 반도체 기판의 연마 방법

Country Status (3)

Country Link
US (1) US5700348A (ko)
JP (1) JP2586319B2 (ko)
KR (1) KR0153393B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100487590B1 (ko) * 1995-08-21 2005-08-04 가부시키가이샤 에바라 세이사꾸쇼 폴리싱장치
US6059637A (en) * 1997-12-15 2000-05-09 Lsi Logic Corporation Process for abrasive removal of copper from the back surface of a silicon substrate
US6054389A (en) * 1997-12-29 2000-04-25 Vanguard International Semiconductor Corporation Method of forming metal conducting pillars
US6206756B1 (en) 1998-11-10 2001-03-27 Micron Technology, Inc. Tungsten chemical-mechanical polishing process using a fixed abrasive polishing pad and a tungsten layer chemical-mechanical polishing solution specifically adapted for chemical-mechanical polishing with a fixed abrasive pad
US6276996B1 (en) 1998-11-10 2001-08-21 Micron Technology, Inc. Copper chemical-mechanical polishing process using a fixed abrasive polishing pad and a copper layer chemical-mechanical polishing solution specifically adapted for chemical-mechanical polishing with a fixed abrasive pad
US6705926B2 (en) * 2001-10-24 2004-03-16 Cabot Microelectronics Corporation Boron-containing polishing system and method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4050954A (en) * 1976-03-25 1977-09-27 International Business Machines Corporation Surface treatment of semiconductor substrates
JPS62198127A (ja) * 1986-02-25 1987-09-01 Sanyo Electric Co Ltd 半導体ウエハの洗浄方法
JPS6319825A (ja) * 1986-07-11 1988-01-27 Fujitsu Ltd 半導体元素を含む被膜のエツチング液
JPH0294435A (ja) * 1988-09-29 1990-04-05 Nec Corp エッチング装置
JPH02116130A (ja) * 1988-10-26 1990-04-27 Matsushita Electron Corp 基板の洗浄方法
US5261966A (en) * 1991-01-28 1993-11-16 Kabushiki Kaisha Toshiba Method of cleaning semiconductor wafers using mixer containing a bundle of gas permeable hollow yarns
US5320706A (en) * 1991-10-15 1994-06-14 Texas Instruments Incorporated Removing slurry residue from semiconductor wafer planarization
JP3024373B2 (ja) * 1992-07-07 2000-03-21 信越半導体株式会社 シート状弾性発泡体及びウェーハ研磨加工用治具

Also Published As

Publication number Publication date
US5700348A (en) 1997-12-23
JP2586319B2 (ja) 1997-02-26
JPH07169724A (ja) 1995-07-04

Similar Documents

Publication Publication Date Title
US5478436A (en) Selective cleaning process for fabricating a semiconductor device
US6099662A (en) Process for cleaning a semiconductor substrate after chemical-mechanical polishing
KR100597909B1 (ko) 구리막을 폴리싱한 후 반도체기판을 세정하는 방법 및 장치
JP3923097B2 (ja) 洗浄装置
US6241584B1 (en) Method of washing a semiconductor device
US6358325B1 (en) Polysilicon-silicon dioxide cleaning process performed in an integrated cleaner with scrubber
JPH09251969A (ja) 研磨処理後の洗浄用洗浄液及び研磨処理方法
US5626681A (en) Method of cleaning semiconductor wafers
KR100220926B1 (ko) 소수성 실리콘 웨이퍼의 세정방법
JP3307375B2 (ja) 半導体装置の製造方法
KR19990083075A (ko) 에스씨-2 베이스 예열처리 웨이퍼 세정공정
US6100198A (en) Post-planarization, pre-oxide removal ozone treatment
KR0153393B1 (ko) 반도체 기판의 연마 방법
JP2002517090A (ja) エッチング後のアルカリ処理法
JP3413726B2 (ja) ウエハ洗浄方法
US6057248A (en) Method of removing residual contaminants in an alignment mark after a CMP process
JP3324181B2 (ja) ウエハの洗浄方法
JP2001110771A (ja) 基板洗浄装置及び基板処理装置
JPH10183185A (ja) 洗浄液、その配合決定方法ならびに製造方法、洗浄方法、および、半導体基板の製造方法
JPH11154659A (ja) 基板表面金属汚染除去方法及び半導体基板
JP2004512693A (ja) 半導体ウェハの洗浄方法およびその装置
JPH10270403A (ja) 化学及び物理的な処理を同時に利用するウェーハの洗浄方法
JP3709072B2 (ja) 基板洗浄方法および基板洗浄装置
US20020170574A1 (en) Differential Cleaning for semiconductor wafers with copper circuitry
JP2001519599A (ja) 機械化学的研磨後の酸化物又は窒化物層の洗浄方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030619

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee