KR0147372B1 - 반도체장치 및 그 제조방법 - Google Patents

Abstract

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Description

반도체 장치 및 그 제조 방법

제1도는 종래의 BiCMOS DRAM의 기본 구조를 나타낸 단면도,

제2도는 본 발명의 특징을 나타내고 있는 바이폴라 구조를 나타낸 도,

제3도는 제1도의 구조를 제작하는 공정의 개략도,

제4도는 제1도의 바이폴라로 구성한 BiCMOS DRAM의 기본 구조를 나타낸 단면도,

제5도는 BiCMOS 게이트의 지연시간을 측정하기 위한 회로도,

제6도는 제1도의 구조를 갖는 바이폴라의 제작공정을 나타내는 개략도,

제7도, 제8도, 제9도, 제10도, 제11도, 제12도, 제13도 및 제15도는 본 발명의 다른 실시예를 나타낸 장치의 단면도,

제14도는 제13도에 나타낸 장치의 불순물 농도 분포를 나타낸 도이다.

*도면의 주요부분에 대한 부호의 설명

1:에미터 2:베이스

3:콜렉터 저농도층 4:콜렉터 고농도층

5:P⁺다결정 Si 6:SiO₂

7:n형 Si 기판 8:P웰

9:바이폴라 10:P형 MOSFET

11:n형 MOSFET 12:메모리셀

13:N웰 14:P⁺매립층

15:n⁺매립층 16:다결정 Si

18:외부 베이스 영역 19:매립 P⁺영역

20: n⁺형 다결정 Si

본 발명은 반도체 장치의 구조 및 제조 방법에 관한 것으로, 특히 대규모 직접회로(LSI)에 적용하기에 적합한 반도체 장치의 구조 및 그 제조 방법에 관한 것이다. 대규모 직접회로(LSI)에는 여러 가지 구조의 소자가 사용된다. 예를 들면, 일본국 특개소 61-255049호 공보에 개시된 바와 같이, 바이폴라(Bipolar)형 트랜지스터와 모스펫(MOSFET:금속/산화물/반도체 전계효과 트랜지스터)이 동일 기판 상에 흔재되어 있는 BiCMOS LSI구조로 되어 있다. BiCMOS LSI 의 기본 구조를 다이나믹·랜덤· 액세스·메모리를 예로 들어 제1도에 나타낸다. 이 도면에서 BiCMOS LSI를 구성하는 바이폴라 트랜지스터(이하 바이폴라라고 함)는 종형이고, 이 때문에 n⁺매립층(npn 바이폴라에 있어서)이 필요하였다. 이 n⁺매립층을 형성하기 위해서는 에피텍셜층을 형성하고 있었다. 상기 종래의 직접회로는 바이폴라 소자와 MOSFET 소자를 에피텍셜 공정을 사용하여 작성하지 않으면 안되어 제조 시간의 단축은 곤란하다. 또, 바이폴라 소자와 MOSFET 소자와의 제조 공정의 공통화에 대하여 배려되어 있지 않다. 또한 바이폴라 소자와 MOSFET 소자가 흔재하는 LSI의 미세화에 있어서도 충분한 배려가 없다. 본 발명의 목적은 제조 공정을 단축하는데 적합한 반도체 장치의 구조와 그 제조 방법을 제공하는데 있다. 본 발명의 다른 목적은 바이폴라 소자와 MOSFET 소자가 흔재하는 회로의 미세화에 적합한 반도체 장치의 구조와 그 제조방법을 제공하는데 있다. 본 발명의 또 다른 목적은 LSI에 적합한 바이폴라 소자의 신규한 구조와 그 제조 방법을 제공하는데 있다. 상기 목적은 바이폴라 소자의 구조 및 그 제조 방법을 MOSFET 소자의 그것과 공통화를 도모함으로써 달성된다. 구체적으로는, MOSFET 소자의 게이트 절연막의 적어도 일부를 제거한 구조를 바이폴라 소자에 채용하는 것이다. 바이폴라 소자의 구조를 MOSFET 소자와 유사한 구조로 하면, 바이폴라 소자를 형성하기 위해 MOSFET 소자의 제조 공정과 유사한 공정을 사용할 수 가 있다. 따라서, 바이폴라 소자와 MOSFET 소자가 흔재하는 LSI에 있어서는, 각각의 소자간의 제조 공정의 공통화가 도모되기 때문에 제조 공정의 단축화가 도모된다. 또, MOSFET 소자의 미세화 기술을 응용하는 것이 가능해서 횡형 바이폴라 소자의 미세화가 달성된다. 또, MOSFET 소장의 미세화 기술을 응용하는 것이 가능해서 횡형 바이폴라 소자의 미세화가 달성된다. 또한, 에피텍셜 공정을 생략할 수 있으므로 제조 공정의 단축화가 달성된다. 상기한 본 발명의 특징 및 상기 이외의 본 발명의 특징은 이하의 기재 및 도면에 의하여 더욱 명백해질 것이다. 이하, 본 발명의 실시예 및 변형예를 도면을 사용하여 설명한다. 본 발명의 횡형 바이폴라의 구조의 일실시예를 제2도에 나타낸다. 제2도에 나타낸 횡형 바이폴라는 종래의 종형 바이폴라 소자의 콜렉터로서 사용되는 n⁺매립층을 설치하지 않을 뿐만 아니라, MOSFET 제작 공정과 바이폴라 제작 공정을 최대한으로 공통화하고 있다. 즉, 바이폴라 소자의 베이스 영역(2)은 n형 MOSFET이 형성되는 P웰 주입(implantation) 공정에서 형성되고, 또 바이폴라 소자의 에미터층(1) 및 콜렉터 고농도층(4)은 MOSFET의 소오스, 드레인을 형성하는 공정과 공통화되고 있다. 또 바이폴라 소자의 콜렉터 저농도층(3)은 n형 MOSFET의 LDD 구조에 있어서의 저농도층을 형성하는 n^-주입 공정과 공통화되고 있다. 이상과 같이, 본 실시예에 있어서의 npn 바이폴라는, n형 MOSFET의 게이트 전극이 되는 n⁺다결정 Si를 P⁺다결정 Si(5)로 치환하고, MOSFET의 게이트 산화막에 상당하는 산화막을 형성하지 않는 것을 제외하고는 거의 n형 MOSFET의 제작 공정과 공통화되고 있다. 본 발명의 바이폴라와 n형 MOSFET, P형 MOSFET를 동시에 형성하는 개략 공정을 게이트 전극 다결정 Si 가공 공정까지에 대하여 제 15도에 나타낸다. 제15도(a)에 나타낸 바와 같이, SiO₂층(6)에서 소자 분리를 행하고, 다결정 Si(16)를 퇴적한다. 그 후에 바이폴라(9)가 되는 부분 이외를 포토레지스트(17)로 커버하여 P⁺주입(B⁺, 13KeV, 3×10¹⁵/㎠)를 행한다(제15도(b)). 다시 이번에는 바이폴라부를 포토레지스트(17)로 커버하여 n⁺주입(As⁺, 80KeV, 5×10¹⁵/㎠)를 행한다(제15도(c)). 그리고 MOSFET의 게이트 전극 가공과 동시에 바이폴라(9)의 베이스 전극을 가공한다(제15도(b)). 또한 제15도에 있어서, P형 MOSFET(10)의 게이트 전극 다결정 Si는 n⁺다결정 Si(20)로 되어 있으나 P⁺다결정 Si(5)로 해도 좋다. 또, 제15도(e)에 나타낸 바와 같이, 게이트 전극, 베이스 전극 다결정 Si 가공시에, 기판 단결정 Si도 에칭하여 오목부를 베이스 전극 양측에 형성하여 바이폴라부로 하는 구조도 생각할 수 있다. 이 경우, MOSFET부는 게이트 산화막이 다결정 Si(20) 아래에 존재하므로 그 부분의 기판 Si는 에칭되지 않는다. 베이스 전극 형성 후의 바이폴라 제조 공정의 개략에 대해서는 제3도에 나타낸다. 또, 제1도에 나타낸 npn 바이폴라로 구성한 BiCMOS DRAM의 기본 구조를 제4도에 나타낸다. 제3도의 공정에서는, LOCOS막인 SiO₂층(6)에 포위되어, 도전형이 P형인 웰(Well)을 형성한 후, MOSFET(도시 생략)의 게이트 전극과 동일 공정에서 만들어지는 다결정 실리콘막(5)을 마스크로, n^-층을 형성한다. 그 후 다결정 실리콘막(5)의 측벽(side wall)이 되는 SiO₂막(6)을 형성한 후, 포토레지스트(8) 및 SiO₂막(6)을 마스크로, n형의 고농도층 As⁺이온 주입으로 형성했다.

제4도는 본 발명의 바이폴라 소자를 사용하여 BiCMOS의 DRAM을 구성한 것의 단면도의 일부이다. 도면 중, 부호 9가 나타내는 영역은 바이폴라 소자 영역이고, 제2도 또는 제3도에 나타낸 구조의 P웰(8) 중에 바이폴라 소자가 형성되어 있다. 부호 10이 나타내는 영역은 N웰(13) 중에 형성된 P형 MOSFET이고, 부호 11이 나타내는 영역은 n형 MOSFET이고, 부호 12가 나타내는 영역은 n형 MOSFET와 캐패시터로 이루어지는 메모리셀이다. 이 n형 MOSFET와 캐패시터로 이루어지는 메모리셀이다. 이 n형 MOSFET 영역(11)과 메모리(12)는 동일 P웰(8) 중에 형성되어 있다. 제1도에 나타낸 종형 바이폴라 소자와 본 발명의 횡형 바이폴라 소자를 비교하면, 각각에 장점 및 단점이 있다. 종형 바이폴라 소자는 에미터, 베이스 및 콜렉터 폭을 주입 및 열확산으로 제어할 수 있기 때문에 대단히 작게 할 수 있어 바이폴라 소자의 동작으로 고속화(고f_T화)할 수 있다고 하는 장점을 가진다. 반면 콜레터 전류를 인출하기 위하여 n^-매립층(npn 바이폴라)이 필요하고 이것을 제작하는 비용이 상당히 높으며 또 소자 특성상 콜렉터 저항이 비교적 크다는 결점을 갖는다. 한편, 본 발명의 횡형 바이폴라 소자의 경우에는 콜렉터 전류의 주성분이 Si 기판면에 평행하기 때문에 n⁺매립층을 필요로 하지 않아 제작 비용이 적으며 소자 특성에 있어서도 콜렉터 저항이 작다는 장점을 가진다. 그러나, 에미터, 베이스 및 콜렉터 폭은 포토마스크 치수로 결정되어 종형에 비하여 작게 할 수 없기 때문에 고속화할 수 없다는 단점을 가진다. 특히 베이스 폭을 포토마스크의 최소 치수 이하로 작게 할 수 없기 때문에 고 f_T화는 상당히 곤란하다고 생각되어 왔다.

지금까지는, BiCMOS LSI의 동작 속도가 바이폴라 소자의 f_T에 크게 의존하는 것으로 생각되어 바이폴라 소자를 횡형으로 하면 상기와 같이 베이스 폭을 충분하게는 축소할 수 없어 고 f_T화를 도모할 수 없으므로 동작 속도는 대폭으로 감소해 버릴것이라고 생각해 왔다. 그러나, 종형 바이폴라의 베이스 폭을 변화시켜 제5도에 나타낸 바와 같은 BiCMOS 게이트 회로 1단 당 지연시간을 조사해보니, 베이스 폭 0.6㎛정도까지는 지연 시간이 증대되지 않는 것을 발견하였다. 이것은 다음과 같이 생각하면 이해할 수 있다. 지금까지의 BiCMOS 게이트의 f_T의존성을 시뮬레이션에 의하여 예측하는 경우, f_T는 불순물 분포(캐리어 분포는 아니다)로 결정되는 값을 사용해 왔다. 따라서 불순물 분포로 결정되는 베이스 폭이 작아지면 작아질수록 BiCMOS 게이트의 지연 시간은 감소한다고 생각되어 왔다. 그러나 실제로는 BiCMOS 게이트의 바이폴라는 과도 동작하고, 이 경우 바이폴라에는 순간적으로 다량의 캐리어가 흘러 카크(Kirk) 효과(베이스·압출)가 심하게 일어나기 때문에 실제의 베이스 폭은 대폭으로 증대되고 있다. 따라서 불순물 분포로 결정되는 베이스 폭에는 크게 의존하지 않는다고 생각된다. 이상과 같이 예를들면, 0.3㎛ 근처의 베이스 폭은 0.5㎛ 공정으로 본 발명의 횡형 바이폴라에서도 용이하게 달성할 수 있으며, 동작 속도에 관해서도 소정 베이스 폭의 횡형 바이폴라이면 결점이 되지 않는다. 따라서 BiCMOS 게이트를 구성하는 바이폴라를 본 발명의 횡형 바이폴라로 하면, CMOS 공정을 이용할 수 있으므로 가격은 CMOS 정도이고 동작 속도는 CMOS 보다도 빠른 BiCMOS LSI를 제작할 수 있다. 제2도 및 제3도에 나타낸 구조의 횡형 바이폴라 트랜지스터를 MOSFET의 제작 공정과 공통화하면서 제작한 일실시예를 제6도에 의하여 더욱 상세히 설명한다.

제6도(a),(b)에 나타낸 바와 같이, 먼저 n형 Si 기판(7)에 n형 MOSFET를 제작하기 위한 P웰 주입(B+ 이온을, 주입 에너지 13KeV로 도오즈량 4×10¹²/㎠로 주입한다)를 행하여 베이스 형성 영역(8)으로 한후에, 소자 분리를 위한 SiO₂(6)을 형성한다. 다음에 동도(c)에 나타낸 바와같이 비도오프 다결정 Si을 0.2㎛ 퇴적하고 MOSFET에 있어서의 게이트 전극 가공과 동일한 포토 공정으로 폭 0.5㎛로 가공한다. 또, n형 MOSFET의 LDD 형성 공정인 n^-주입(P⁺이온을, 주입 에너지 80KeV, 도오즈량 1×10¹³/㎠로 주입한다)을 행하여 콜렉터 저농도 영역을 형성한다. 이어서 동도(d)에 나타낸 바와 같이, 다결정 Si(16) 및 콜렉터 저농도층(3)이 되는 부분을 포토레지스트(17)로 커버한 후에, MOSFET의 소오스, 드레인 형성과 동일하게 n⁺주입(As⁺이온, 주입 에너지 80KeV, 도오즈량 5×10¹⁵/㎠)을 행하여 에미터(1) 및 콜렉터 고농도층(4)으로 한다. 제6도(e)는 베이스 전극 인출을 위한 P⁺다결정 Si를 형성하는 공정이고, 다결정 Sia(16) 이외를 포토레지스트(17)로 커버한 후에 P⁺주입(B⁺이온, 주입 에너지 13KeV, 도오즈량 3×10¹⁵/㎠)을 행하고 있다. 이상과 같은 공정에서 베이스 인출 전극을 P⁺형인 다결정 Si(5)로 한 제6도(f)에 나타낸 횡형 바이폴라를 제작할 수 있었다. 또한 동도에 나타낸 바와 같이 최소선 폭 0.5㎛의 가공으로, 불순물의 횡방향 확산에 의하여 베이스 폭 약 0.3㎛의 횡형 바이폴라를 제작할 수 있었다. 도면 중 P⁺다결정 Si(5)의 하부에는 이 P⁺다결정 Si(5)로부터 확산한 불순물에 의하여 P⁺층이 형성되고 있다. 상기 제조 공정에서는 P⁺주입 공정을 최후로 행하고 있으나 맨먼저 행해도 좋다. 즉, 제11도에 나타낸 공정이 된다. 즉 제6도(b)에 상당하는 공정(제11도(a) 참조)후에, 다결정 Si(16)을 퇴적하고, 가공되어 남는 부분의 주변 이외를 포토레지스트(17)로 커버하여 P⁺주입(B+ 이온, 주입에너지 13KeV, 도오즈량 3×10¹⁵/㎠)을 행한다(제11도(b)). 그 후 P⁺다결정 Si(5)을 가공하고, n^-주입(P⁺이온, 주입 에너지 80KeV, 도오즈량 3×10¹³/㎠)을 행한다(제11도(c)).

이상의 공정에서 P⁺다결정 Si(5)을 형성하고, 베이스 전극으로서 제6도(d)에 나타낸 공정을 행하고, 제6도(e)에 나타낸 공정을 삭제하여 제6도(f)에 나타낸 완성품에 이른다. BiCMOS 게이트의 지연 시간은 0.6㎛ 정도까지는 증대하지 않고 상기 본 실시예의 횡형 바이폴라에서도 종래의 종형 바이폴라(베이스 폭 약 0.2㎛)와 비교하여 BiCMOS LSI의 액세스 시간은 증대하지 않는다. 실제, 횡형 바이폴라로 1Mbit BiCMOS DRAM을 제작한 바, 액세스 시간은 25㎛가 되어 베이스 폭 약 0.2㎛인 종래의 종형 바이폴라로 구성했을 경우의 24㎛와 비교하여 거의 동일한 스피드가 얻어진다. 제6도에 있어서의 n^-층은 베이스·콜렉터 접합의 공핍층이 주로 콜렉터 측으로 연장하도록 하여 내압(耐壓)을 확보하는 것이 목적이다. 제6도에 나타낸 구조의 바이폴라 이외에도 여러 가지 구조의 횡형 바이폴라의 구조를 생각할 수 있다. 제7도는 제2도의 구조로부터 n^-층을 삭제한 구조이다. 즉, 콜렉터 저농도층은 존재하지 않고 고농도층만이 있다. 이 경우는, 베이스·콜렉터 공핍층은 베이스 측으로 신장하므로 내압 확보를 위하여 베이스 폭을 0.7㎛로 크게 하고 있다. n^-층이 없기 때문에 에미터 주입 효율을 높일 수가 있다. 제8도는 베이스 전극 인출층으로서 P⁺폴리 Si를 사용하지 않고, 동도(b)에 나타낸 바와 같이 P⁺의 외부 베이스 영역(18)을 형성하여 베이스 전극 인출층으로 하고 있다. 바이폴라 진성부의 단면 구조는 동도(a)에 나타낸 바와 같이 베이스 저항을 저감하기 위하여 매립 P⁺영역(19)을 형성하고 있는 것 이외는 제1도에 나타낸 구조와 동일하다. 제7도에 있어서, P⁺다결정 Si의 양측의 n^-영역을 삭제하고 있으나, 에미터 측의 n^-영역만을 삭제한 구조이더라도 좋다. 제6도에 있어서 베이스 인출의 P⁺영역을, 에미터의 n^-영역과 접합시키도록 하고 있는 것은, 베이스.에미터 간의 내압 향상과, 베이스. 에미터 접합 용량 저감을 목적으로 하고 있으나 이들이 필요하지 않을 경우에는 제9도의 구조를 생각할 수 있다. 또한, 지금까지의 실시예에서 n^-영역의 깊이는 n⁺영역의 깊이보다도 얕게 되어 있었으나, 바이폴라의 특성을 향상시키기 위해서는 제10도에 나타낸 바와 같이 n⁺영역의 깊이를 가능한 한 깊게 하여 n⁺영역과 동일한 정도로 한 구조가 좋다. 또한, 제12도에 나타낸 구조는 에미터층(1)의 양측에 베이스 영역(2) 및 P⁺다결정 Si(5)을 배치하고, 다시 그 양측에 콜렉터 고농도층(4)을 배치한 구조의 횡형 바이폴라이다. 즉, 더블 베이스 및 더블 콜렉터 구조의 바이폴라이다. 이와같은 구조로 하면 지금까지 나타낸 실시예에서는, 에미터(1)는 한 쪽(베이스 전극측)밖에 동작하고 있지 않았으나, 양측이 동작하게 되어 전류구동력의 증대가 기대된다. 다음에, 제13도에 나타낸 실시예에서는 동도(b)에 나타낸 바와 같이 에미터(1)측의 베이스 영역을 P웰 농도보다도 고농도로 한 구조의 바이폴라이다. 이 구조는 제6도(d)에 나타낸 공정 후에, 제13도(a)에 나타낸 바와 같이 베이스측의 에미터 영역(1) 이외를 포토레지스트(17)로 커버하여 P⁺주입(B+ 이온, 주입 에너지 20KeV, 도오즈량 3×1013/㎠)을 함으로써 제작된다. 에미터 영역에 주입되는 B+ 이온은 As보다도 확산 정수가 크기 때문에 제13도(b)에 나타낸 구조가 된다. 제13도에 나타낸 실시예는, 제6도의 구조의 변형예이나, 이와같이 P⁺영역을 에미터 측의 베이스에 형성하는 구조는, 제7,8,9,10,12도에 나타낸 실시예에 있어서도 적용된다. 이 두 경우의 에미터, 베이스, 콜렉터의 불순물 농도를 제14도에 나타낸다. 먼저 제14도 중 A로 나타낸 불순물 농도 분포의 경우에 베이스 농도, 즉 웰 농도는 약 1×10¹⁷/㎤이고, 이 경우에 P⁺영역을 형성하는 목적은 베이스 불순물 농도에 구배(句配)를 가지게 하여 드리프트형 트랜지스터로 하기 위한 것이다. 다음에 B로 나타낸 불순물 농도분포의 경우에 베이스 농도는 약 1×10¹⁶/㎤이고, 이 경우, 농도가 약 1×10¹⁶/㎤ 인 영역은 공핍화 되어 버리고, 베이스로서 작용하는 영역(즉 중성 베이스 영역)은 에미터 측의 P⁺층 뿐이고, 약 0.1㎛이다. 즉, 이와 같은 불순물 분포로 하면 최대차단주파수(f_Tmax)는 약 10GHz가 되어 f_T가 동작 속도를 결정하는 중요인자가 되는 ECL 게이트 영역에 사용할 수 있다. 따라서 곡선(B)으로 나타내는 불순물 농도 분포로 했을 경우의 효과는 소신호 동작시키는 게이트 회로에도 사용할 수 있도록 고 f_T화 할 수 있다는 데 있다. 제6도에 나타낸 실시예는 베이스 폭을 0.3㎛로 했으나, 베이스 폭은 0.6㎛ 이하이면 좋다. 또 베이스의 절연파괴(punch throrgh)가 발생하지 않기 위해서는 베이스 폭이 0.5㎛ 이상일 필요가 있다. 이상의 관점에서 베이스 폭은 0.05∼0.6㎛ 사이가 바람직하다. 상기 실시예에서는 npn 바이폴라 소자에 관하여 설명했으나 pnp 바이폴라 소자에 있어서도 마찬가지이다. n⁺매립층을 Si 기판에 형성하기 위해서는 10공정을 필요로 하여, BiCMOS DRAM을 제작하기 위한 약 100공정 중에서 1할 정도를 점유하고 있다. CMOS DRAM의 경우는 약 90공정이고, n⁺매립층을 형성하는가 하지 않는가가 비용을 결정하는데 중요하다. 본 실시예에 나타낸 바와 같이 BiCMOS TTL 등에도 본 발명은 적용할 수 있다. 본 발명에 의하면 바이폴라 소자와 MOSFET이 흔재하는 회로의 제조 공정의 간략화를 달성할 수 있다. LSI를 제작하기 위하여 n⁺매립층을 필요로 하지 않으므로 상기 10공정을 삭제할 수가 있어 BiCMOS LSI의 가격을 대폭으로 낮추는 효과가 있다. 또, 본 실시예에서 나타낸 바와 같이 바이폴라 소자는 n형 MOSFET의 게이트 절연막을 삭제하고, n⁺다결정 Si을 P⁺다결정 Si로 치환한 MOS 형의 바이폴라이기 때문에 바이폴라 제작 공정과 MOS 제작 공정을 최대한으로 공통화할 수 있다는 효과도 있다. 또한 P⁺다결정 Si를 P⁺다결정 Si를 포함한 실리사이드와의 복합막으로 해도 좋다. 또 금속을 직접 Si에 접속하는 경우에는 P형 Si와 오믹(ohmic) 접합을 취하도록 하면 좋다. 또, 제4도에 나타낸 바와 같이 본 실시예에서는 BiCMOS LSI는 DRAM에 관해서만 나타내고 있으나 본 발명은 BiCMOS SRAM, BiCMOS 로직 등, 바이폴라와 MOSFET를 동일 칩상에서 제조하는 모든 LSI에 대하여 효과가 있음은 명백하다. 또, MOSFET가 구성요소에 포함되어 있지 않더라도 바이폴라를 포화동작에서 사용하는 LSI, 예를들면 TTL 등에도 본 발명을 적용할 수 있다. 본 발명에 의하면 바이폴라 소자와 MOSFET가 흔재하는 제조공정의 간략화가 달성된다.

Claims (3)

1. 한 도전형의 반도체 영역에 의해 형성되는 베이스 영역과, 상기 베이스 영역에 접촉하여 상기 베이스 영역에 전류를 흐르게 하기위한 전극으로 이루어지는 베이스 전극과, 상기 베이스 영역 내에 형성되어 상기 베이스 전극으로부터 소정위치에 설치되는 다른 도전형의 불순물에 의해 형성되는 2개의 불순물 영역을 구비하여, 상기 두 개의 불순물 영역을 각각 에미터 영역 및 콜렉터 영역으로 하고, 상기 에미터 영역 및 콜렉터 영역은 각각 상기 베이스 전극에 가까운 영역이 먼 영역보다 불순물의 농도가 낮고, 상기 콜렉터 영역의 저농도 불순물 영역의 크기는 상기 에미터 영역의 저농도 불순물 영역의 크기보다도 큰 것을 특징으로 하는 반도체 장치.
2. 기판상에 한 도전형의 반도체 영역을 가지는 반도체 장치의 제조방법에 있어서, (1) 상기 한 도전형의 반도체 영역상에 상기 한 도전형의 반도체의 농도보다 높은 농도의 반도체에 의해 전극을 형성하는 공정; (2) 상기 한 도전형의 반도체 영역내에 다른 도전형의 제 1 농도의 불순물에 의해 제 1 농도의 불순물 영역을 형성하는 공정; (3) 상기 전극의 측면에 산화막을 생성하는 공정; (4) 포토 레지스트에 의해 소정 영역을 마스크하는 공정; 및 (5) 상기 산화막 또는 상기 포토 레지스트에 의해 마스크되어 있지 않은 상기 제1농도의 불순물 영역에 상기 제 1 농도보다 높은 제 2 농도의 불순물에 의해 제 2 농도의 불순물 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
3. 제2항에 있어서, 상기(1) 공정은 비도오프 반도체층을 사용하여 전극을 형성하고, 그 후에 상기 (1) 공정내에서 또는 다른 공정에 있어서, 상기 전극부에 높은 농도의 반도체 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.