KR0146061B1 - 적층형 패키지 및 그 제조방법 - Google Patents

적층형 패키지 및 그 제조방법

Info

Publication number
KR0146061B1
KR0146061B1 KR1019950007464A KR19950007464A KR0146061B1 KR 0146061 B1 KR0146061 B1 KR 0146061B1 KR 1019950007464 A KR1019950007464 A KR 1019950007464A KR 19950007464 A KR19950007464 A KR 19950007464A KR 0146061 B1 KR0146061 B1 KR 0146061B1
Authority
KR
South Korea
Prior art keywords
attached
solder
package
semiconductor chips
injection hole
Prior art date
Application number
KR1019950007464A
Other languages
English (en)
Other versions
KR960035990A (ko
Inventor
김용찬
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019950007464A priority Critical patent/KR0146061B1/ko
Publication of KR960035990A publication Critical patent/KR960035990A/ko
Application granted granted Critical
Publication of KR0146061B1 publication Critical patent/KR0146061B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 적층형 패키지(Package) 및 그 제조방법에 관한 것으로, 종래에는 와이어 본딩을 실시하는 등의 여러 문제점에 의해 패키지를 박형화 시키는데, 한계가 있었던 바, 지지 프레임의 상,하면에 부착된 접착 테이프(10)에 반도체 칩(12)(12')을 각각 부착하고, 부착된 반도체 칩(12)(12')을 두꺼운 탄성층(15)으로 코팅하며, 금형을 이용하여 솔더주입 홀(13a)이 형성되도록 반도체 칩(12)(12')을 몰딩한 다음, 에천트를 이용하여 솔더주입 홀(13a)의 탄성층(15)을 에칭하여 제거하고, 상기 솔더주입 홀(13a)에 솔더(14)를 주입하여 칩 패드(16)와 연결시켜 외부단자가 되도록 함으로써, 패키지의 집적도 향상 및 박형화를 이룰수 있는 효과가 있는 것이다.

Description

적층형 패키지 및 그 제조방법
제1도는 일반적인 볼 그리드 어레이 패키지의 구성을 보인 단면도.
제2도는 본 발명 적층형 패키지의 구성을 보인 단면도.
제3도는 본 발명 적층형 패키지의 지지 프레임을 보인 평면도.
제4도는 본 발명 적층형 패키지의 지지 프레임에 반도체 칩이 부착되는 공정을 설명하기 위한 상태도.
제5도는 본 발명 적층형 패키지의 몰딩 공정을 설명하기 위한 상태도.
제6도는 본 발명 적층형 패키지의 에칭 공정을 설명하기 위한 상태도.
제7도는 본 발명 적층형 패키지의 에칭 공정에 의행 탄성층이 제거된 상태를 보인 상태도.
제8도는 본 발명 적층형 패키지의 솔더주입 공정을 설명하기 위한 상태도.
*도면의 주요부분에 대한 부호의 설명
10 : 접착 테이프 11 : 지지 프레임
12,12' : 반도체 칩 13 : 몰딩수지
13a : 솔더주입 홀 14 : 솔더
15 : 탄성층 16 : 칩 패드
본 발명은 적층형 패키지(Package) 및 그 제조방법에 관한 것으로, 특히 접착 테이프가 부착되어 있는 지지 프레임의 상,하부에 제1 및 제2 반도체 칩을 부착하고, 와이어 본딩없이 상,하의 제1 및 제2 반도체 칩에 부착된 칩 패드에 솔더로 외부 단자를 형성하도록 함으로써, 패키지의 집적도 향상 및 박형화에 기여할 수 있게 한 적층형 패키지 및 그 제조방법에 관한 것이다.
제1도는 일반적인 볼 그리드 어레이 패키지의 구성을 보인 단면도로서, 이에 도시된 바와 같이. 일반적인 볼 그리드 어레이 패키지는 단층(Layer)으로 되어 있으며, 상,하부에 메탈 패드(1a)가 형성되어 있는 서브스트레이트(1)와, 상기 서브스트레이트(1)의 상부 중앙에 페이스트(2b)로 부착되어 있는 반도체 칩(2)과, 상기 반도체 칩(2)과 상부의 메탈 패드(1a)를 전기적으로 연결하는 금속 와이어(3)와, 상기 반도체 칩(2)과 상부 메탈 패드(1a)의 일정면적이 몰딩되어 있는 에폭시 수지(4) 및 상기 하부의 메탈 패드(1a)에 부착되는 솔더 볼(5)로 구성되어 있다.
도면중 미설명부호 1b는 스루 홀이다.
이와 같은 볼 그리드 어레이 패키지는 서브스트레이트(1)에 페이스트(2b)를 이용하여 반도체 칩(2)을 부착하고, 상기 반도체 칩(2)과 서브스트레이트(1)의 상부에 형성되어 있는 메탈 패드(1a)를 금속 와이어(3)로 와이어 본딩을 하며, 상기 반도체 칩(2)의 주변을 에폭시 수지(4)로 몰딩한 후, 상기 서브스트레이트(1)의 하부에 형성되어 있는 메탈 패드(1a)에 솔더 볼(5)을 부착하는 것이다.
그러나, 상기한 바와 같은 볼 그리드 어레이 패키지는 다층의 레이어로 되어 있는 서브스트레이트(1)를 사용하고, 또한 반도체 칩(2)과 상부의 메탈 패드(1a)를 금속 와이어(3)로 전기적인 연결을 해야되므로 패키지의 박형화와 집적도 향상에 한계가 있는 문제점이 있었다.
즉, 와이어 본딩을 필수적으로 수행해야 하는 상기의 볼 그리드 어레이 패키지에 있어서는, 와이어 루프 높이(Wire Loop Height)를 얼마만큼이나 낮추어야 하는 문제가 패키지의 박형화에 중요한 인자로 작용하게 되는데, 어떠한 와이어를 사용하여도 일정 높이를 갖게되어 패키지의 박형화에 한계가 있는 문제점이 있는 것이다.
본 발명의 주 목적은 상기한 바와 같은 여러 문제점을 갖지 않는 적층형 패키지 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 와이어 본딩을 배제하고, 반도체 칩과 외부와의 전기적인 연결을 솔더로 직접 연결하여 두께를 박형화 시킬 수 있게한 적층형 패키지 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 다층의 레이어로 되어 있는 서브스트레이트의 사용을 배제하고, 접착 테이프가 부착되어 있는 지지 프레임의 양면에 반도체 칩을 부착하여 패키지의 집적도를 향상시키고, 두께를 박형화 시킬 수 있는 적층형 패키지 및 그 제조방법을 제공함에 있다.
상기한 본 발명의 목적을 달성하기 위하여 적층형 패키지의 실시례로서, 상,하면에 접착 테이프가 부착되어 있는 지지 프레임과, 상기 지지 프레임의 상,하 접착 테이프에 각각 부착되어 있는 제1 및 제2 반도체 칩과, 상기 제1 및 제2 반도체 칩을 수지로 몰딩하면서, 상,하에 수개의 솔더주입 홀이 형성되어 있는 몰딩수지와, 상기 솔더주입 홀에 주입되어 제1 및 제2 반도체 칩과 외부와의 전기적인 연결을 하기 위한 수개의 솔더로 구성되어 있는 것을 특징으로 하는 적층형 패키지가 제공된다.
또한, 상기한 본 발명의 목적을 달성하기 위한 적층형 패키지 제조방법의 일실시례로서, 지지 프레임의 상,하면에 부착된 접착 테이프에 반도체 칩을 각각 부착하고, 부착된 반도체 칩을 두꺼운 탄성층으로 코팅하며, 금형을 이용하여 솔더 주입 홀이 형성되도록 반도체 칩을 몰딩한 다음, 에천트를 이용하여 솔더주입 홀의 탄성층을 에칭하여 제거하고, 상기 솔더주입 홀에 솔더를 주입하여 칩 패드와 연결시켜 외부단자가 되도록 한 것을 특징으로 하는 적층형 패키지의 제조방법이 제공된다.
이하, 본 발명에 의한 적층형 패키지 및 그 제조방법을 첨부도면에 도시한 실시례에 따라서 설명하면 다음과 같다.
제2도는 본 발명 적층형 패키지의 구성을 보인 단면도로서, 이에 도시한 바와 같이, 본 발명에 의한 적층형 패키지는, 타이 바(도시되어 있지 않음)로 ㅁ자 형의 패드(도시되어 있지 않음)를 지지하고 있으며, 그 패드의 상,하면에 접착 테이프(10)가 부착되어 있는 지지 프레임(11)과, 상기 지지 프레임의 상,하 접착 테이프(10)에 각각 부착되어 있는 제1 및 제2 반도체 칩(12)(12')과, 상기 제1 및 제2 반도체 칩(12)(12')을 수지로 몰딩하면서 상,하에 수개의 솔더주입 홀(13a)이 형성되어 있는 몰딩수지(13)와, 상기 솔더주입 홀(13a)에 주입되어 제1 및 제2 반도체 칩과 외부와의 전기적인 연결을 하기 위한 수개의 솔더(14)로 구성되어 있다.
도면중 미설명부호 15는 탄성층이고, 16은 칩 패드이다.
상기한 바와 같은 본 발명에 의한 적층형 패키지를 제조함에 있어서는, 제3도와 제4도에 도시되어 있는 바와 같이, 지지 프레임(11)의 상,하면에 접착 테이프(10)를 부착하고, 그 부착된 접착 테이프(10)에 반도체 칩(12)(12')을 각각 부착하는데, 상기의 지지 프레임(11)은 외부리드가 없고 단순히 타이 바로 지지되어 있는 ㅁ자 형의 패드 양면에 접착 테이프(10)가 부착되어 있는 상태인 것이다.
부착된 반도체 칩(12)(12')은 두꺼운 탄성층(15)으로 코팅하게 되는데, 이때 반도체 칩(12)(12')에 형성되어 있는 칩 패드(16)까지 완전히 덮을 수 있도록 코팅하는 것이다.
다음은 제5도와 같이 금형을 이용하여 솔더주입 홀(13a)이 형성되도록 반도체 칩(12)(12')을 몰딩하게 되는데, 반도체 칩(12)(12')에 형성된 칩 패드(16)에는 몰딩이 되지 않도록 금형의 돌출부를 이용하여 사다리꼴 모양의 솔더 주입 홀(13a)을 형성하면서 몰딩을 하는 것이다.
상기와 같이 몰딩이 끝나면, 제6도와 제7도에 도시한 바와 같이, 에천트를 이용하여 솔더주입 홀(13a)의 탄성층(15)을 에칭하여 제거하고, 탄성층(15)이 제거되면 반도체 칩(12)(12')에 형성된 칩 패드(16)가 보이게 되는 것이다.
다음은 제8도와 같이 노즐을 이용하여 상기 솔더주입 홀(13a)에 솔더(14)를 주입하고, 그 솔더(14)가 반도체 칩(12)(12')에 형성된 칩 패드(16)와 연결되는 외부단자가 되도록 하면 적층형 패키지가 제조되는 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 적층형 패키지 및 그 제조방법은 지지 프레임의 양면에 부착된 접착 테이프에 제1 및 제2 반도체 칩을 부착하고, 와이어 본딩을 배제하여 솔더로 제1 및 제2 반도체 칩에 형성된 칩 패드와 연결되는 외부단자 되도록 함으로써 패키지의 집적도 향상 및 박형화를 이룰수 있는 효과가 있는 것이다.

Claims (2)

  1. 상,하면에 접착 테이프가 부착되어 있는 지지 프레임과, 상기 지지 프레임의 상,하 접착 테이프에 각각 부착되어 있는 제1 및 제2 반도체 칩과, 상기 제1 및 제2 반도체 칩을 수지로 몰딩하면서 상,하에 수개의 솔더주입 홀이 형성되어 있는 몰딩수지와, 상기 솔더주입 홀에 주입되어 제1 및 제2 반도체 칩과 외부와의 전기적인 연결을 하기 위한 수개의 솔더로 구성되어 있는 것을 특징으로 하는 적층형 패키지.
  2. 지지 프레임의 상,하면에 부착된 접착 테이프에 반도체 칩을 각각 부착하고, 부착된 반도체 칩을 두꺼운 탄성층으로 코팅하며, 금형을 이용하여 솔더주입 홀이 형성되도록 반도체 칩을 몰딩한 다음, 에천트를 이용하여 솔더주입 홀의 탄성층을 에칭하여 제거하고, 상기 솔더주입 홀에 솔더를 주입하여 칩 패드와 연결시켜 외부단자가 되도록 한 것을 특징으로 하는 적층형 패키지의 제조방법.
KR1019950007464A 1995-03-31 1995-03-31 적층형 패키지 및 그 제조방법 KR0146061B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950007464A KR0146061B1 (ko) 1995-03-31 1995-03-31 적층형 패키지 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950007464A KR0146061B1 (ko) 1995-03-31 1995-03-31 적층형 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR960035990A KR960035990A (ko) 1996-10-28
KR0146061B1 true KR0146061B1 (ko) 1998-08-01

Family

ID=19411252

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950007464A KR0146061B1 (ko) 1995-03-31 1995-03-31 적층형 패키지 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR0146061B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100548592B1 (ko) * 1998-12-21 2006-06-01 주식회사 하이닉스반도체 적층형 마이크로 비 지 에이 패키지
KR100319608B1 (ko) * 1999-03-09 2002-01-05 김영환 적층형 반도체 패키지 및 그 제조방법

Also Published As

Publication number Publication date
KR960035990A (ko) 1996-10-28

Similar Documents

Publication Publication Date Title
JP3454920B2 (ja) 半導体パッケージおよびその製造方法
KR100226737B1 (ko) 반도체소자 적층형 반도체 패키지
US4974057A (en) Semiconductor device package with circuit board and resin
KR100460063B1 (ko) 센터 패드 칩 적층 볼 그리드 어레이 패키지 및 그 제조방법
KR100401020B1 (ko) 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
JPH11307675A (ja) 樹脂封止型半導体装置及びその製造方法
JP2002093831A (ja) 半導体装置およびその製造方法
US20010013643A1 (en) Semiconductor integrated circuit device
US20030062628A1 (en) Multi-chip package having spacer that is inserted between chips and manufacturing method thereof
US5923957A (en) Process for manufacturing a lead-on-chip semiconductor device package having a discontinuous adhesive layer formed from liquid adhesive
JP3269025B2 (ja) 半導体装置とその製造方法
KR0179802B1 (ko) 반도체 패키지
KR0146061B1 (ko) 적층형 패키지 및 그 제조방법
JP3203228B2 (ja) 半導体装置とその製造方法
KR100253397B1 (ko) 칩단위 패키지 및 그의 제조방법
KR100610916B1 (ko) 반도체패키지
KR100248202B1 (ko) 칩 크기의 패키지 및 그의 형성방법
KR100401497B1 (ko) 적층형 멀티 칩 패키지 및 그 제조방법
JP3136274B2 (ja) 半導体装置
KR100364842B1 (ko) 반도체 패키지 및 그의 제조 방법
KR100394775B1 (ko) 와이어본딩 방법 및 이를 이용한 반도체패키지
JPH09199631A (ja) 半導体装置の構造と製造方法
KR100258852B1 (ko) 반도체 패키지의 제조 방법
KR940008329B1 (ko) 인터컨넥트 리드를 이용한 반도체 패키지 및 그 제조방법
KR200159861Y1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090427

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee