KR940008329B1 - 인터컨넥트 리드를 이용한 반도체 패키지 및 그 제조방법 - Google Patents

인터컨넥트 리드를 이용한 반도체 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR940008329B1
KR940008329B1 KR1019910017974A KR910017974A KR940008329B1 KR 940008329 B1 KR940008329 B1 KR 940008329B1 KR 1019910017974 A KR1019910017974 A KR 1019910017974A KR 910017974 A KR910017974 A KR 910017974A KR 940008329 B1 KR940008329 B1 KR 940008329B1
Authority
KR
South Korea
Prior art keywords
lead
interconnect
semiconductor chip
semiconductor package
conductive
Prior art date
Application number
KR1019910017974A
Other languages
English (en)
Other versions
KR930009028A (ko
Inventor
김영선
Original Assignee
금성일렉트론 주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 금성일렉트론 주식회사, 문정환 filed Critical 금성일렉트론 주식회사
Priority to KR1019910017974A priority Critical patent/KR940008329B1/ko
Publication of KR930009028A publication Critical patent/KR930009028A/ko
Application granted granted Critical
Publication of KR940008329B1 publication Critical patent/KR940008329B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

내용 없음.

Description

인터컨넥트 리드를 이용한 반도체 패키지 및 그 제조방법
제1도는 통상적인 LOC(Lead on Chip)타입 반도체 패키지의 구성도.
제2도는 본 발명에 의한 인터컨넥트 리드(interconnect-lid)를 이용한 반도체 패키지의 구성도.
제3도는 본 발명에 사용되는 인터컨넥트 리드의 구성을 보인 평면도.
제4도(a)∼(f)는 본 발명에 사용되는 인터컨넥트 리드의 제작방법을 설명하기 위한 공정도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체칩 12 : 본드패드
13 : 인너리드 14 : 인터컨넥트 리드(Lid)
15, 16 : 상·하부 절연판 17 : 전도성 리드(Lead)
17a, 17b : 내·외부 리드 19 : 아웃리드
20 : 미들플레이트
본 발명은 인터컨넥트 리드(Interconnect-Lid)를 이용한 반도체 패키지 및 그 제조방법에 관한 것으로서, 특히 리드프레임(Lead Frame)의 인너리드(Inner Lead)를 짧게 형성하고 인터컨넥트 리드를 이용하여 반도체 칩의 본드밴드와 리드프레임의 인너리드를 전기적으로 접속 연결시킴으로써 리드 피치(Pitch)를 최소화하여 듀얼 인라인 패키지(DIP ; Dual Inline Package)에 다핀을 극대화시킬 수 있도록 한 인터컨넥트 리드를 이용한 반도체 패키지 및 그 제조방법에 관한 것이다.
종래에도 경박단소화되는 반도체 패키지의 최근 추세에 부응하기 위한 LOC타입(Lead on Chip Type)반도체 패키지 즉, 제1도에서 보는 바와 같이 중앙부에 복수개의 본드밴드(1)구 구비된 반도체칩(2)의 상면에 리드프레임의 인너리드(3)를 절연테이프(4)등으로 부착하여 상기 인너리드(3)와 반도체칩(2)의 본드패드(1)를 금속와이어(5)를 이용하여 전기적으로 접속 연결한 후, 상기 반도체칩(2)과 리드프레임의 아웃리드(6)를 포함하는 일정 부위를 에폭시 수지(도시되지 않음)등으로 봉합하여 통상적인 트리밍/포밍공정과 플래팅(Plating)공정의 순으로 제작되는 LOC타입 반도체 패키지가 알려지고 있다.
이러한 LOC타입 반도체 패키지는 통상적으로 제작되는 반도체 패키지에 비하여 고밀도 실장을 할 수 있고, 패키지의 경박단소화에 기여할 수 있을 뿐만 아니라 리드프레임의 패들이 제거되므로 반도체칩과 패들간의 열팽창계수 차이로 인한 패키지 깨짐 등의 불량을 줄일 수 있는 효과가 있다.
도면에서 미설명 부호 7은 패시베이션(Passivation)층을 보인 것이다.
그러나 상술한 바와 같은 종래의 LOC타입 반도체 패키지는 반도체칩(2)의 본드패드(1)과 리드프레임의 인너리드(3)를 금속와이어(5)로 접속 연결하는 구조이므로 리드프레임의 인너리드(3)가 길어지고 이에 따라 리드의 평면도(Coplanarity) 문제가 발생하는 것이었으며, 리드프레임의 재질에 따른 칩(2)의 본드패드(1)간의 간격과 리드피치를 줄이는데 한계가 있는 것이었다. 즉, 리드피치를 줄일 경우 쇼트(Short)의 가능성이 높기 때문에 리드피치를 줄이는데 한계가 있었던 것이다.
또한 반도체칩(2)에 인너리드(3)를 절연테이프(4)등으로 부착해야 하는 바 이 절연테이프(4)를 부착하는데 소용되는 것만큼 공정상 어려움이 있는 것이었다.
이를 감안하여 창안한 본 발명의 목적은 상기한 바와 같은 종래의 제반 문제점을 해소할 수 있는 인터컨넥트 리드를 이용한 반도체 패키지 및 그 제조방법을 제공하려는 것이다.
본 발명의 다른 목적은 리드프레임의 인너리드를 짧게 형성하고 리드피치를 최소화하여 다핀의 DIP타입 패키지(Dual In line type Package)를 제공하려는 것이다.
상기한 바와 같은 본 발명의 목적은 반도체칩의 중앙부에 구비된 복수개의 본드패드와 리드프레임의 인너리드를 전기적으로 접속 연결하고 봉합하여 구성되는 반도체 패키지에 있어서, 상기 인너리드를 짧게 형성하고, 상기 반도체칩의 상면에는 내·외부리드를 가지는 인터컨넥트 리드를 부착하여 내부리드를 반도체칩의 본드패드에 전기적으로 접속 연결하며 외부리드를 상기 리드프레임의 인너리드에 전기적으로 접속 연결하여서 됨을 특징으로 하는 인터컨넥트 리드를 이용한 반도체 패키지와, 반도체칩의 양측으로 인접하게 리드프레임의 인너리드를 피딩시키는 공정과, 상기 반도체칩의 상면에 인터컨넥트 리드를 부착하는 공정과, 상기 반도체칩의 본드패드와 인터컨넥트 리드의 내부리드를 전기적으로 접속 연결하고 리드프레임의 인너리드와 인터컨넥트 리드의 외부리드를 전기적으로 접속 연결하는 본딩공정과, 상기 반도체칩과 리드프레임의 아웃리드를 포함하는 일정 부위를 밀폐시키는 봉합공정과, 통상적인 트리밍/포밍공정 및 플래팅공정을 포함하여서 됨을 특징으로 하는 인터컨넥트 리드를 이용한 반도체 페키지의 제조바업을 제공하는 것에 의하여 달성된다.
이하, 본 발명에 의한 인터컨넥트 리드를 이용한 반도체 패키지 및 그 제조방법을 첨부도면에 따라서 상세히 설명한다.
제2도는 본 발명에 의한 인터컨넥트 리드를 이용한 반도체 패키지의 구성을 보인 단면도로서, 이에 도시한 바와 같이 반도체칩(11)의 중앙부위에 구비된 복수개의 본드패드(12)와 리드프레임의 인너리드(13)를 전기적으로 접속 연결하고 봉합하여 구성된다.
상기 인너리드(13)를 짧게 형성하여 반도체칩(11)의 양측으로 인접하게 배치하고, 반도체칩(11)의 본드패드(12)와 인너리드(13)를 전기적으로 접속 연결시키기 위한 인터컨넥트 리드(14)를 상기 반도체칩(11) 상면에 부착한 것이다.
상기 인터컨넥트 리드(14)는 제3도에 도시한 바와 같이 상·하 절연판(15, 16)의 사이에 반도체칩(11)의 본드패드(12)와 연결되는 내부리드(17a)와, 리드프레임의 인너리드(13)와 연결되는 외부리드(17b)가 구비된 복수개의 전도성 리드(Lead)(17)가 형성되어 있다.
상기 상·하 절연판(15, 16)의 재질은 각 전도성 리드(17)들을 절연시킬 수 있도록 비전도성 폴리이미드계수지나 코팅(Coating)핵을 사용하여 형성할 수 있고, 반도체칩(11)의 상면에 도포된 패시베이션(18)의 재질과 동일한 것을 사용하여 형성할 수도 있으나 반듯이 이로써 한정되는 것은 아니다.
또한 상기 상·하 절연판(15, 16) 사이에 형성된 복수개의 전도성 리드(17)들은 리드프레임의 재질과 동일한 재질로 형성할 수도 있고, 알루미늄(Al)이나 골드(Au) 와이어 재질로 형성할 수도 있다.
이때 리드프레임과 동일 재질을 사용할 경우에는 각 전도성 리드(17)들의 양단부에 접착을 용이하게 하기 위한 메탈범프(Metal Bump)를 형성하여 본딩공정을 수행하며, 알루미늄이나 골드와이어 재질을 사용할 경우에는 인너리드(13)와 본드패드(12)에 인터컨넥트 리드(14)를 직접 본딩하여 연결한다.
도면에서 미설명 부호 19는 아웃리드이다.
이와 같이 구성되는 본 발명의 인터컨넥트 리드를 이용한 반도체 패키지의 제조방법을 살펴보면, 먼저, 반도체칩(11)의 양측으로 인접하게 리드프레임의 인너리드(13)를 피딩시킨 후, 인터컨넥트 리드(14)를 상기 반도체칩(11)의 상면에 부착한다.
인터컨넥트 리드(14)의 내부리드(17a)와 반도체칩(11)의 본드패드(2)를 연결(Bonding)하고, 같은 방법으로 인터컨넥트 리드(14)의 외부리드(17b)와 리드프레임의 인너리드(13)를 연결하여 전기적으로 접속한 후 상기 반도체칩(11)과 리드프레임의 아웃리드(19)를 포함하는 일정 부위를 봉합한다.
이와 같은 공정 이후에는 통상적인 트리밍/포밍공정 및 플래팅공정의 순서로 반도체 패키지를 제조한다.
한편, 상기 인터컨넥트 리드(14)를 제조함에 있어서는 제4도에 도시한 바와 같이 비전도성 수지류등으로 소정 크기의 하부절연판(16)을 형성하여 그 위에 전도성 금속으로 미들플레이트(20)를 형성하고, 포토(Photo/에치(Etch))방법으로 전도성 금 속의 미들플레이트(20)를 와이어나 리드(Lead)타입으로 형성한 다음 하부절연판(16)과 같은 비전도성 수지류 등의 재질로 상부절연판(15)을 형성하여 덮은 후 경화시킨다.
이와 같은 공정 이후에는 적용한 칩사이즈 및 본드패드의 위치에 맞게 포토/에치방법으로 모양을 형성하여 패키지의 사이즈에 맞게 레이저(laser)등으로 각각 절단함으로써 인터컨넥트 리드(14)가 유니트(Unit)별로 완성되는 것이다.
이때 인터컨넥트 리드(14)는 호환성을 갖도록 표준화하는 것이 바람직하다.
이상에서 설명한 바와 같이 본 발명에 의한 인터컨넥트 리드를 이용한 반도체 패키지는 반도체칩의 본드패드와 리드프레임의 인너리드를 중간 매체인 인터컨넥트 리드를 이용하여 전기적으로 접속 연결하는 것이므로 금속와이어가 제거되고 리드프레임의 인너리드를 짧게 할 수 있어 리드의 평면도에 대한 문제를 해소할 수 있으며, 또한 칩 상면에 절연테이프를 부착하는 공정이 생략되므로 제조공정시간을 단축시킬 수 있는 효과가 있다.
또한 인터컨넥트 리드로 사용되는 전도성 리드의 재질을 알루미늄이나 골드와이어로 형성할 경우 칩의 본드패드의 간격을 줄일 수 있고 따라서 리드프레임의 리드피치를 줄일 수 있으므로 다핀의 듀얼 인라인 패키지를 실현할 수 있는 효과가 있는 것이다.

Claims (7)

  1. 반도체칩(11)의 중앙부에 구비된 복수개의 본드패드(12)와 리드프레임의 인너리드(13)를 전기적으로 접속 연결하고 봉합하여 구성되는 반도체 패키지에 있어서, 상기 인너리드(13)를 짧게 형성하고, 상기 반도체칩(11)의 상면에는 내·외부리드(17a, 17b)를 가지는 인터컨넥트 리드(14)를 부착하여 내부리드(17a)를 반도체칩(11)의 본드패드(12)에 전기적으로 접속 연결하며 외부리드(17b)를 상기 리드프레임의 인너리드(13)에 전기적으로 접속 연결하여서 됨을 특징으로 하는 인터컨넥트 리드를 이용한 반도체 패키지.
  2. 제1항에 있어서, 상기 인터컨넥트 리드(14)는 상·하 절연판(15, 16) 사이에 전도성 리드(17)를 형성하여 상기 내, 외부리드(17a, 17b)가 양단에서 노출되도록 한 것임을 특징으로 하는 인터컨넥트 리드를 이용한 반도체 패키지.
  3. 제2항에 있어서, 상기 상·하 절연판(15, 16)의 재질은 각 전도성 리드(17)들을 절연시킬 수 있는 폴리이미드계 수지 또는 코팅액으로 형성됨을 특징으로 하는 인터컨넥트 리드를 이용한 반도체 패키지.
  4. 제2항에 있어서, 상기 전도성 리드(17)의 재질은 리드프레임의 재질과 동일한 것임을 특징으로 하는 인터컨넥트 리드를 이용한 반도체 패키지.
  5. 제2항에 있어서, 상기 전도성 리드(17)의 재질은 알루미늄 또는 골드인 것을 특징으로 하는 인터컨넥트 리드를 이용한 반도체 패키지.
  6. 반도체칩(11)의 양측으로 인접하게 리드프레임의 인너리드(13)를 피딩시키는 공정과, 상기 반도체칩(11)의 상면에 인터컨넥트 리드(14)를 부착하는 공정과, 상기 반도체칩(11)의 본드패드(12)와 인터컨넥트 리드(14)의 내부리드(17a)를 전기적으로 접속 연결하고 리드프레임의 인너리드(13)와 인터컨넥트 리드(14)의 외부리드(17b)를 전기적으로 접속 연결하는 본딩공정과, 상기 반도체칩(11)과 리드프레임의 아웃리드(19)를 포함하는 일정 부위를 밀폐시키는 봉합공정과, 통상적인 트리밍/포밍공정 및 플래팅 공정을 포함하여서 됨을 특징으로 하는 인터컨넥트 리드를 이용한 반도체 패키지의 제조방법.
  7. 제6항에 있어서, 상기 인터컨넥트 리드(14)는 비전도성 재질을 이용하여 하부 절연판(16)를 형성하는 공정과, 이 하부 절연판(16)위에 전도성 금속으로 미들플레이트(20)을 형성하는 공정과, 이 미들플레이트(20)에 포토/에치방법으로 복수개의 와이어 또는 리드를 형성하는 공정과, 그 위에 비전도성 재질을 이용하여 상부 절연판(15)을 형성하는 공정과, 적용할 칩사이즈 및 본드패드(12)의 위치에 맞게 포토/에치방법으로 모양을 형서하는 공정과, 적용할 패키지의 사이즈에 맞게 레이저 등으로 커팅하는 공정으로 제조되는 것임을 특징으로 하는 인터컨넥트 리드를 이용한 반도체 패키지.
KR1019910017974A 1991-10-12 1991-10-12 인터컨넥트 리드를 이용한 반도체 패키지 및 그 제조방법 KR940008329B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019910017974A KR940008329B1 (ko) 1991-10-12 1991-10-12 인터컨넥트 리드를 이용한 반도체 패키지 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910017974A KR940008329B1 (ko) 1991-10-12 1991-10-12 인터컨넥트 리드를 이용한 반도체 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR930009028A KR930009028A (ko) 1993-05-22
KR940008329B1 true KR940008329B1 (ko) 1994-09-12

Family

ID=19321169

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910017974A KR940008329B1 (ko) 1991-10-12 1991-10-12 인터컨넥트 리드를 이용한 반도체 패키지 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR940008329B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104591078A (zh) * 2013-10-31 2015-05-06 无锡华润安盛科技有限公司 一种mems传感器蘸胶装置及其应用的蘸胶方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104591078A (zh) * 2013-10-31 2015-05-06 无锡华润安盛科技有限公司 一种mems传感器蘸胶装置及其应用的蘸胶方法

Also Published As

Publication number Publication date
KR930009028A (ko) 1993-05-22

Similar Documents

Publication Publication Date Title
KR0152901B1 (ko) 플라스틱 반도체 패키지 및 그 제조방법
US5648682A (en) Resin-sealed semiconductor device and lead frame used in a resin-sealed semiconductor device
KR0179803B1 (ko) 리드노출형 반도체 패키지
KR100186309B1 (ko) 적층형 버텀 리드 패키지
US4974057A (en) Semiconductor device package with circuit board and resin
US8097495B2 (en) Die package with asymmetric leadframe connection
KR100241205B1 (ko) 수지밀봉형 반도체장치 및 그 제조방법
US20080296784A1 (en) Semiconductor device and a method of manufacturing the same and a mounting structure of a semiconductor device
JP2972096B2 (ja) 樹脂封止型半導体装置
US6692991B2 (en) Resin-encapsulated semiconductor device and method for manufacturing the same
US6774479B2 (en) Electronic device having a semiconductor chip on a semiconductor chip connection plate and a method for producing the electronic device
KR0157857B1 (ko) 반도체 패키지
KR940008329B1 (ko) 인터컨넥트 리드를 이용한 반도체 패키지 및 그 제조방법
US5309016A (en) Semiconductor integrated circuit device having terminal members provided between semiconductor element and leads
US8349655B2 (en) Method of fabricating a two-sided die in a four-sided leadframe based package
KR100220244B1 (ko) 솔더 범프를 이용한 스택 패키지
JP2003100988A (ja) 半導体装置およびその製造方法
KR100218335B1 (ko) 칩 사이즈 패키지
KR20010004610A (ko) 트랜스퍼 몰드형 칩 사이즈 패키지 및 그의 제조 방법
KR950000101Y1 (ko) 반도체 패키지용 리드 프레임
KR100218291B1 (ko) 세라믹 패들을 이용한 반도체 패키지 및 그 제작방법
KR0184061B1 (ko) 반도체 패키지
US20010050420A1 (en) Leadframe having joined internal lead
KR100279249B1 (ko) 적층형패키지및그의제조방법
KR200164519Y1 (ko) 캡형 멀티 칩 모듈 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20040820

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee