KR0142741B1 - 주파수 체배회로 - Google Patents

Abstract

본 발명은 임의의 클럭 주파수를 입력으로 하여 클럭 주기 동안 래치하여 복수 개의 주파수를 출력하는 제1래치부와, 상기 제1래치부에서 출력된 복수 개의 주파수에서 멀티플렉싱된 주파수와 소정의 레벨을 가진 주파수를 선택 제어 신호에 따라 멀티플렉싱하여 출력하는 멀티플렉서와, 상기 멀티플렉서에서 출력되는 주파수를 클럭 주파수의 주기 동안 래치하여 출력하는 제2래치부로 구성되어, 하나의 클럭 주파수를 사용자가 희망하는 서로 다른 출력 주파수로 체배하여 출력하므로 하나의 클리스탈 발진기를 이용하여 복수 개의 클럭 주파수가 요구되는 디지탈 회로에 이용할 경우 제조 경비를 줄일 수 있으며, 시스템을 소형화 할 수 있는 주파수 체배회로에 관한 것이다.

Description

주파수 체배회로

제1도는 본 발명에 따른 주파수 체배회로를 나타낸 도면.

제2도는 본 발명에 의한 체배회로의 듀티 조절부의 실시 예시도.

제3도는 제1도에 도시된 주파수 체배회로의 주요 부분 입출력 파형도.

*도면의 주요부분에 대한 부호의 설명

10:제1래치부 20:멀티플렉싱부

30:제2래치부 40:듀티 조절부

본 발명은 주파수 체배회로에 관한 것으로서, 보다 상세하게는 입력된 주파수를 사용자가 희망하는 여러 주파수로 체배하여 출력하는 주파수 체배회로에 관한 것이다.

일반 디지탈 시스템에서는 회로의 특성상 서로 다른 주파수를 가진 복수 개의 클럭신호가 요구되므로 적어도 2개 이상의 클리스탈 발진기를 이용하고 있는데, 상기 클리스탈 발진기가 고가이므로 회로 구성비용이 많이 들고 복수 개의 클리스탈 발진기를 인쇄회로기판에 장착해야 하므로 시스템의 부피가 커지고 제조수율이 떨어지는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 제반 결점을 해소하기 위하여 창출한 것으로서, 본 발명의 목적은 입력된 주파수를 사용자가 희망하는 여러 주파수로 체배하여 출력하는 주파수 체배회로를 제공하는데 있다.

상기의 목적을 달성하기 위하여 본 발명에 의한 주파수 체배회로는, 임의의 클럭 주파수를 입력으로 하여 클럭 주기 동안 래치하여 복수 개의 주파수를 출력하는 제1래치부와, 상기 제1래치부에서 출력된 복수 개의 주파수에서 멀티플렉싱된 주파수와 소정의 레벨을 가진 주파수를 선택 제어 신호에 따라 멀티플렉싱하여 출력하는 멀티플렉서부와, 상기 멀티플렉서부에서 출력되는 주파수를 클럭 주기 동안 래치하여 출력하는 제2래치부로 구성된 것을 특징으로 한다.

이하, 예시된 도면을 참조하여 본 발명을 더욱 상세히 설명한다.

제1도는 본 발명에 따른 주파수 체배회로를 나타낸 도면이고, 제2도는 본 발명에 의한 체배회로의 듀티 조절부의 실시 예시도이며, 제3도는 제1도에 도시된 주파수 체배회로의 주요 부분 입출력 파형도이다.

제1도 및 제2도에 있어서, 상기 제1래치부(10)는 입력된 클럭 주파수(CLK)를 반전하는 인버터(IN)와, 상기 인버터(IN)에서 반전된 주파수를 입력으로 하여 클럭 주파수의 주기 동안 래치하는 D형 플립플롭(FF1)으로 구성되어 있으며, 멀티플렉서부(20)는 제1선택 제어 신호(Sl)에 의해 제1래치부에서 출력된 복수 개의 주파수를 멀티플렉싱하여 출력하는 제1멀티플렉서(MUX1)와 상기 제1멀티플렉서(MUX2)에서 출력되는 주파수와 소정의 레벨을 가진 주파수를 제2선택 제어 신호(S2)에 따라 멀티플렉싱하여 출력하는 제2멀티플렉서(MUX2)로 구성되어 있다.

한편, 제2래치부(30)는 상기 멀티플렉서부(20)에서 출력되는 주파수를 클럭 주파수(CLK)의 주기 동안 래치하여 출력하는 D형 플립플롭(FF2)으로 구성되어 있으며, 듀티 조절부(40)는 제2래치부(30)에서 출력된 주파수를 지연하는 지연 회로(42)와 상기 지연 회로(42)에서 출력되는 주파수와 제2래치부(30)에서 출력되는 주파수를 논리 곱하는 앤드 게이트(AND)로 구성되어 있다.

상기와 같은 실시예를 가진 본 발명에 의한 주파수 체배회로의 작동을 전체적으로 기술하면 다음과 같다.

본 발명에 따른 주파수 체배회로가 도시된 제1도의 제1,2래치부 (10)(30)에 제3도의 CLK와 같은 클럭 주파수(CLK)가 입력되면 상기 클럭 주파수(CLK)는 제1래치부(10)의 인버터(IN)에서 반전된 후 D형 플립플롭(FF1)의 입력단(D)에 공급되어 클럭 주파수(CLK)의 주기 동안 래치되어 멀티플렉서부(20)의 제1멀티플렉서(MUX1)에 공급된다.

상기 제1멀티플렉서(MUX1)의 양 입력 단자에 공급된 D형 플립플롭(FF1)의 출력 신호는 선택 제어 신호에 의해 멀티플렉싱되어 타측 입력단에 “하이” 상태의 전원이 공급된 제1멀티플렉서(MUX1)의 일측 입력단에 공급된다.

상기 제1,2멀티플렉서(MUX1)(MUX2)는 선택 제어 신호(S1,S2)에 따라 입력 신호를 멀티플렉싱하여 제2래치부(30)인 D형 플립플롭(FF2)의 입력 단자(D)에 공급하는데, 상기 제2래치부(30)인 D형 플립플롭(FF2)에서 출력되는 클럭 주파수(CLK1)는 제3도에 도시된 선택 제어 신호인 S1,S2의 레벨에 따라 제3도의 CLK와 같다.

상기 제2래치부에서 출력된 클럭 주파수(CLK1)는 제2도에 도시된 듀티 조절부(40)의 지연 회로(42)를 통해 앤드게이트(AND)의 타측 입력 단자에 공급됨과 동시에 앤드게이트(AND)의 일측 입력 단자에 직접 공급되어 조합된 후 제3도의 CLK2와 같은 클럭 주파수를 출력한다.

상술한 본 발명에 의하면, 하나의 클럭 주파수를 사용자가 희망하는 서로 다른 출력 주파수로 체배하여 출력하므로 하나의 클리스탈 발진기를 이용하여 복수 개의 클럭 주파수가 요구되는 디지탈 회로에 이용할 경우 제조 경비를 줄일 수 있으며, 시스템을 소형화 할 수 있는 효과가 있다.

Claims (10)

1. 임의의 클럭 주파수를 입력으로 하여 클럭 주기 동안 래치하여 복수 개의 주파수를 출력하는 제1래치부와, 상기 제1래치부에서 출력된 복수 개의 주파수에서 멀티플렉싱된 주파수와 소정의 레벨을 가진 주파수를 선택 제어 신호에 따라 멀티플렉싱하여 출력하는 멀티플렉서부와, 상기 멀티플렉서부에서 출력되는 주파수를 클럭 주파수의 주기 동안 래치하여 출력하는 제2래치부로 구성된 것을 특징으로 하는 주파수 체배회로.
2. 제1항에 있어서, 상기 제1래치부는 클럭 주파수를 반전하는 인버터와, 상기 인버터에서 반전된 주파수를 입력으로 하여 클럭 주파수의 주기 동안 래치하는 D형 플립플롭으로 구성된 것을 특징으로 하는 주파수 체배회로.
3. 제1항에 있어서, 상기 멀티플렉서부는 제1선택 제어 신호에 의해 제1래치부에서 출력된 복수 개의 주파수를 멀티플렉싱하여 출력하는 제1멀티플렉서와, 상기 제1멀티플렉서에서 출력되는 주파수와 소정의 레벨을 가진 주파수를 제2선택 제어 신호에 따라 멀티플렉싱하여 출력하는 제2멀티플렉서로 구성된 것을 특징으로 하는 주파수 체배회로.
4. 제1항에 있어서, 상기 제2래치부는 멀티플렉서부에서 출력되는 주파수를 클럭 주파수의 주기 동안 래치하여 출력하는 D형 플립플롭으로 구성된 것을 특징으로 하는 주파수 체배회로.
5. 제2항 또는 제4항에 있어서, 상기 멀티플렉서부의 제1,2선택 제어 신호를 제어하여 제2래치부의 D형 플립플롭의 입력 단자에는 제1래치부의 D형 플립플롭의 입력 단자에 공급되는 주파수와 서로 다른 주파수가 입력되도록 구성함을 특징으로 하는 주파수 체배회로.
6. 임의의 클럭 주파수를 입력으로 하여 클럭 주기 동안 래치하여 복수 개의 주파수를 출력하는 제1래치부와, 상기 제1래치부에서 출력된 복수 개의 주파수에서 멀티플렉싱된 주파수와 소정의 레벨을 가진 주파수를 선택 제어 신호에 따라 멀티플렉싱하여 출력하는 멀티플렉서부와, 상기 멀티플렉서부에서 출력되는 주파수를 클럭 주파수의 주기 동안 래치하여 출력하는 제2래치부와, 상기 제2래치부에서 출력되는 주파수의 듀티를 조절하여 출력하는 듀티 조절부로 구성된 것을 특징으로 하는 주파수 체배회로.
7. 제6항에 있어서, 상기 제1래치부는 클럭 주파수를 반전하는 인버터와, 상기 인버터에서 반전된 주파수를 입력으로 하여 클럭 주파수의 주기 동안 래치하는 래치소자로 구성된 것을 특징으로 하는 주파수 체배회로.
8. 제6항에 있어서, 상기 멀티플렉서부는 제1선택 제어 신호에 의해 제1래치부에서 출력된 복수 개의 주파수를 멀티플렉싱하여 출력하는 제1멀티플렉서와, 상기 제1멀티플렉서에서 출력되는 주파수와 소정의 레벨을 가진 주파수를 제2선택 제어 신호에 따라 멀티플렉싱하여 출력하는 제2멀티플렉서로 구성된 것을 특징으로 하는 주파수 체배회로.
9. 제6항에 있어서, 상기 제2래치부는 멀티플렉서부에서 출력되는 주파수를 클럭 주파수의 주기 동안 래치하여 출력하는 래치소자로 구성된 것을 특징으로 하는 주파수 체배회로.
10. 제6항 내지 제9항에 있어서, 상기 듀티 조절부는 제2래치부에서 출력된 주파수를 지연하는 지연 회로와, 상기 지연 회로에서 출력되는 주파수와 제2에서 출력되는 주파수를 논리 곱하는 게이트로 구성된 것을 특징으로 하는 주파수 체배회로.