KR0140410B1 - 데이타 전송시스템의 이중화 회로 - Google Patents

데이타 전송시스템의 이중화 회로

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KR0140410B1
KR0140410B1 KR1019950013559A KR19950013559A KR0140410B1 KR 0140410 B1 KR0140410 B1 KR 0140410B1 KR 1019950013559 A KR1019950013559 A KR 1019950013559A KR 19950013559 A KR19950013559 A KR 19950013559A KR 0140410 B1 KR0140410 B1 KR 0140410B1
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Abstract

1.청구범위에 기재된 발명이 속한 기술분야
데이터 전송 시스템의 이중화회로에 관한 것으로, 특히 감시 링크를 이중화시켜 데이터 전송에 있어 오류가 발생하더라도 CEPT 방식의 가입자 데이터에 대한 오류 정보를 정상적으로 항시 전송할 수 있는 제이타 전송 시스템의 이중화 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
복수 정보 수집감시 장치를 다중화시켜 링크 장치에 이상이 발생하더라도 데이터가 전달되지 않는 문제를 해결할 수 있는 회로를 제공함에 있다.
3. 발명의 해결방법의 요지
워크스테이션(101)로부터 이중화된 제3차 정보를 수집하기 위해 감시 하는 제3차 정보 수집 감시회로(201, 202)와, 상기 제3차 정보수집 감지회로(201,202)로부터 이중화된 제2차 정보를 수집하기 위해 감시하는 제2차 정보수집 감시회로(203,205),(207,209)와, 상기 제2차 정보수집 감시회로(203, 205)로부터 연결되어 제1차정보를 수집하기 위해 감시하는 제1차 정보수집 감시회로(210,211)와, 상기 제1차 정보수집 감시회로(210,211)와 연결된 제1,2광시스템 (212,213)으로 구성된다.
4. 발명의 중요한 용도
데이타 전송시스템의 이중화 회로

Description

데이터 전송시스템의 이중화 회로
제1도는 종래의 회로도
제2도는 본 발명에 따른 회로도
제3도는 제2도의 이중화 회로도
제4도는 제3도의메인 /대기 판별회로의 구체회로도
제5도는 본 발명의 실시 적용예시도
본 발명은 데이터 전송 시스템의 감시제어 모듈의 이중화회로에 관한 것으로, 특히 감시 링크를 이중화시켜 데이터 전송에 있어 오류가 발생하더라도 CEPT 방식의 가입자 데이터 전송오류시 이 오류에 대한 경보 내용을 정상적으로 항시 전송 할 수 있는 데이터 전송 시스템의 이중화 회로에 관한 것이다.
종래의 CEPT 방식의 가입자 데이터는 제1도의 도시와같이 광시스템(107)에 연결된 광파이버와, 마이크로 시스템(109)를 통한 마이크로파 또는 멀티플력서(105)를 통해 최대 140Mbps로 전송된다. 이때 데이터 전송시 전송오류는 제1도의 멀티플력서(105), 광시스템(107), 마이크로 스시스템(109)에 의해 검출되고, 상기 검출된 정보는 다시 퍼스널 컴퓨터(103)을 전달되어지고, 이어서 워크스테이션(101)에까지 전달된다. 운용자는 비로소 이때 워크스테이션(101)에서 검출된 오류를 확인하게 되고, 상기 오류를 워크스테이션(101)에서 원격 제어할 수 있도록 한다.
그런 제1도에서 만일 퍼스널 컴퓨터(103)과 멀리플렉서(105), 광시스템(107), 마이크로시스템(109)와 연결된 링크에서 이상이 발생된다면 멀리플렉서(105), 광세스템(107), 마이크로 시스템(109)에서 검출된 오류정보는 워크스테이션(101)으로 전달되지 못하는 문제점이 있다.
따라서 본 발명의 목적은 복수 정보 수집감시 장치를 다중화시켜 링크장치에 이상이 발생하더라도 데이터가 전달되지 않는 문제를 해결할 수 있는 회로를 제공함에 있다.
이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따른 시스템도로서,
워크스테이션(101)로부터 이중화된 제3차 정보를 수집하기 위해 감시하는 제3차 정보 수집 감시회로(201,202)와,
상기 제3차 정보수집 감지회로(201,202)로부터 이중화된 제2차 정보를 수집하기 위해 감시하는 제2차 정보수집 감시회로(203,205),(207,209)와,
상기 제2차 정보수집 감시회로(203,205)로부터 연결되어 제1차 정보를 수집하기 위해 감시하는 제1차 정보수집 감시회로(210,211)와,
제3도는 제2,3차 정보수집 감시회로(202,209)에서 이중화 실현 구체회로도로서,
제1,2 프로세서부(301,305)의 각 내부에 논리제어부(CT1, CT2), 중앙처리장치(CPU1, CPU2)를 두고, 상기 제1,2프로세서부(301,305)중 제1프로세서부(301)로부터 제1입출력보드(303)가 연결되고, 제2프로세서부(305)로부터 제2입출력보드(307)가 연력되며, 상기 제1,2 입출력보드(303,307)의 제1,2 메인/대기 판별회로(321,324)간 제1,2 병렬 입출력 회로(P101, P102)를 데이터 통신을 하도록 연결된다.
제4도, 제3도의 제1,2 메인/대기 판별회로(321,324)중 어느 한부분의 구체회로도로서,
상기 제1,2 메인/대기 판별회로(321,324)의 상호간에 상대편 출력 신호단(OUTPUT1)의 출력으로 입력단(INPUT2)의 신호와 제1,2 중앙처리장치(CPU1, CPU2)에서 발생하는 입력단(INPUT3)의 신호 및 병렬 입출력회로(PIO1)을 통한 입력단(INPUT4)의 신호와 논리제어부(CT1, CT2)에서 발생회는 입력단(INPUT5) 신호를 인버터(N3)에서 반전하여 입력시켜 논리화하는 낸드게이트(NA1)와,
상기 낸드게이트(NA1)의 출려과 상호 메인/대기 판별회로에서 발생된 신호를 반전하는 인버너(N1, N2)와,
상기 인버터(N2)와 낸드게이트(NA1)의 출력을 논리합하는 오아게이트(OR2)와,
상기 인버터(N1)와 낸드게이트(NA1)의 출력을 논리합하는 오아게이트(OR1)와,
상기 오아게이트(OR1, OR2)의 출력을 래치하여 메인/대기 상태신호를 발생하는 낸드게이트(NA2, NA3)로 구성된다.
따라서 본 발명의 구체적 일실시예를 제2도∼제4도를 참조하여 상세히 설명하면,
제2도에서 제2,3차 정보수집 감시회로(202,205)에서의 이중화는 상기 레벨 워크스테이션(101)의 간섭없이 자체 판단에 의해 스스로 메인과 대기상태로 동작되도록 한다.
상기 메인과 대기를 결정하는 요인을 제3도의 도시와 같이 제1,2프로세서부(301,305)와 입출력 보드의 장애검출 결과 또는 제1,2 메인/대기 판별회로(321,324)로부터 발생되는 신호에 의해 제4도의 동작으로 이루어진다.
상기 제1,2 메인/대기 판별회로(321,324)의 구체회로를 제4도에 나타나 있다.
제4도의 메인/대기를 결정하는 요인으로 입력단(INPUT1∼INPUT5)의 입력에 의해 동작되는데, INPUT1는 상대 메인/대기 판별회로와 H/W적으로 직접 연결되어져 제4도에서 구성된 회로에 의해 얻어지는 상대 메인/대기 판별회로의 OUTPUT1의 출력신호이고, INPUT2는 상대 메인/대기 판별회로에서 발생되는 M/S또는 S/M에 따른 결과를 PIO상호간의 통신을 통해 얻은 입력신호이며, Input3 는 CPU에서 전송되는 강제 절체 신호이다. Input4는 입출력보드에서 검출하는 H/W장애신호로서 만일 입출력보드가 비정상적인 동작을 하는 경우 Input4가 하이신호에서 로우신호로 바뀌게 되고, 이에 의해 M/S신호가 서로 뒤바뀌게 된다. Input5는 프로세서 보드의 논리 제어부에 의해 발생되는 신호 CPU가 정상적인 동작을하는 경우 일정시간마다 특정시호를 발생시키게 되어 있는데, 만일 이 신호가 발생되지 않을 경우 논리제어부 CPU의 이상을 감지하고 이 신호를 발생시켜 절체를 수행하게끔 한다.
제1입력단(INPUT1)의 입력신호는 상대편장치에서 발생되는 오아게이트(OR2)와 인버터(N1)에 인가되고, 제1병렬 입출력회로(P101)를 통해 전달된 상기 상대편 장치에서 발생되는 메인/대기에 따른 검출결과 신호를 받아 낸드게이트(NA1)에 입력된다. 그리고 중앙처리장치(CPU)에서 발생되는 강제 절체신호를 입력단(INPUT3)을 통해 받고, H/W 장애신호를 입력단(INPUT4)으로 받고, 정상동작 여부신호를 입력단(INPUT5)로 받아 낸드게이트(NA1)에서 상대편으로 보낼 입력단(OUTPUT1)의 신호를 발생한다.
상기 낸드게이트(NA1)의 출력신호와 입력단(INPUT1)의 상대방 신호를 인버터(N1,N2)에서 반전하여 오아게이트(OR1,OR2)에 입력한다.
상기 오아게이트(OR1,OR2)의 출력은 낸드게이트(NA3, NA2)로 구성되는 회로에 의해 래치되어 메인/대기 상대신호(M/S)를 발생한다. 이는 병렬 입출력회로(P101, P102)를 통해 상호상대편 제1,2 메인/대기 판별회로 (321,324)로 전송한다.
상기 제4도의 낸드게이트(NA1) 출력신호(M/S)는 자신의 입출력보다 및 M/P로 그상태를 전송시켜 헌재상태를 유지하게끔하고, 상기 신호를 인버터(N4)를 통한 출력신호(M/S)는 다른 장치의 입력으로 전달되어 스스로 자신이 메인인지 대기상태인지를 구분지어 동작하게끔 한다. 그리고 제2도의 제2,3차 정보수집 감시회로(201,203)간 링크는 채널 A,B 가 제 1,2차 정보수집 감시회로(205,210)링크의 A,B에 대한 통신 링크의 이중화를 기할 수 있다.
상술한 바와 같이 이중화된 장치에서 전체적으로 메인/대기 상태를 결정할 수 있으며 독립된 채널을 할당하여 독립된 이중 링크를 구성함으로서 장치의 성능을 향상시키는 이점이 있다.

Claims (3)

  1. CEPT 전송장치에 있어, 워크스테이션(101)로부터 이중화된 제3차 정보를 수집하기 위해 감시하는 제3차 정보 수집 감시회로(201,202)와, 상기 제3차 정보수집 감지회로(201,202)로부터 이중화된 제2차 정보를 수지하기 위해 감시하는 제2차 정보수집 감시회로(203,205), (207,209)와, 상기 제2차 정보수집 감시회로(203,205)로부터 연결되어 제1차정보를 수집하기 위해 감시하는 제1차 정보수집 감시회로(210,211)와, 상기 제1차 정보수집 감시회로(210,211)와 연결된 제1,2차 광시스템(212,213)으로 구성됨을 특징으로 하는 데이터 전송시스템의 이중화회로.
  2. 제1항에 있어서, 제2,3차 정보수집 감시회로(202,209)가 제1,2 프로세서부(301,305)의 각 내부에 논리제어부(CT1, CT2), 중앙처리장치(CPU1, CPU2)를 두고, 상기 제1,2프로세서부(301,305)중 제1프로세서부(301)로부터 제1입출력보드(303)가 연결되고, 제2프로세서부(305)로부터 제2입출력보드(307)가 연결되며, 상기 제1,2 입출력보드(303,307)의 제1,2 메인/대기 판별회로 (321,324)간 제1,2 병렬 입출력회로(P101,P102)를 데이터 통신을 하도록 연결됨을 거성됨을 특징으로 하는 데이터 전송시스템의 이중화회로.
  3. 제2하에 있어서, 제1,2 메인/대기 판별회로(321,324)중의 적어도 한 부분이 상기 제1,2 메인/대기 판별회로(321,324)의 상호간에 상대편 입력 신호단(OUTPUT1)의 출력으로 입력단(INPUT3)의 신호와 제1,2중앙처리장치 (CPU1,CPU2)에서 발생하는 입력단(INPUT3)의 신호 및 인버터(N3)를 통한 입력단(INPUT5)의 신호와 입출력보드에서 검출되는 장애신호 입력단(INPUT4)의 신호와 논리제어부(CT1,CT2)에서 발생되고 신호를 인버터(N3)에서 반전하여 입력시켜 논리화하는 낸드게이트(NA1)와, 상기 낸드게이트(NA1)의출력과 상호 메인/대기 판별회로에서 발생된 신호를 반전하는 인버터(N1,N2)와, 상기 인버터(N2)의 출력과입력단(INPUT3)의 출력을 논리합하는 오아게이트(OR2)와, 상기 인버터(N1)와 낸드게이트(NA1)의 출력을 논리합하는 오아게이트(OR1)와, 상기 오아게이트(OR1, OR2)의 출력을 래치하여 메인/대기 상태신호를 발생하는 낸드게이트(NA1, NA2)로 구성됨을 특징으로 하는 데이터 전송시스템의 이중화회로.
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