KR0137988B1 - 반도체 기억소자의 프리 디코더 회로 - Google Patents

반도체 기억소자의 프리 디코더 회로

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KR0137988B1
KR0137988B1 KR1019940040578A KR19940040578A KR0137988B1 KR 0137988 B1 KR0137988 B1 KR 0137988B1 KR 1019940040578 A KR1019940040578 A KR 1019940040578A KR 19940040578 A KR19940040578 A KR 19940040578A KR 0137988 B1 KR0137988 B1 KR 0137988B1
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Abstract

본 발명은 반도체 기억소자의 프리 디코더 회로에 관한 것으로, 컬럼 어드레스들이 임의적으로 변하는 동작이 아닌 일정한 규칙을 가지고 순차적으로 변한다든지 아니면 최하위 비트(least significant bit) 어드레스만 변하고 최상위 비트(most significant bit) 어드레스들의 변화가 없는 동작에서 컬럼 디코더의 출력 신호로 펄스 신호를 전달하면서 그 입력 신호의 펄스 어드레스 신호는 매 클럭(clk)마다 변할때 나머지의 어드레스 신호들은 어드레스 신호가 변하는 경우에만 동작하도록 함으므로써 파워가 감소하는 효과가 있다.

Description

반도체 기억소자의 프리 디코더 회로
제1도는 종래의 디코더 회로 및 그 주변 회로의 일 실시예도.
제2도는 제1도의 회로도.
제3도는 본 발명의 제1 실시예에 따른 프리 디코더 및 그 주변 회로도.
제4도는 본 발명에 사용된 프리 디코더 회로의 다른 실시예도.
제5도는 본 발명에 사용된 디코더 회로의 다른 실시예도.
제6도는 제4도의 동작 타이밍도.
*도면의 주요부분에 대한 부호의 설명
100,101,200,201:제1프리 디코더부
102∼105,202∼205:어드레스 입력 버퍼부
106, 206:제1펄스 신호 발생부107,207:제2펄스 신호 발생부
108,208:디코더부110,111,210,211:딜레이 회로부
112,212:어드레스 스트로브부113,213:랫치 회로부
본 발명은 반도체 기억소자의 프리 디코더 회로에 관한 것으로, 특히 동기식 디램(Synchronous DARM)의 컬럼 디코더를 동작시키는 신호로 일정한 지연 시간 동안만 턴온되도록 하는 펄스 신호를 출력하여 파워의 소모를 줄인 프리 디코더에 관한 것이다.
제1도는 종래의 프리 디코더 및 그 주변 회로도로서, 외부에서 입력되는 클럭 신호를 사용하여 클럭 신호의 변화 순간에 외부에서 입력되는 어드레스 신호를 스트로빙(strobing)하는 어드레서 입력 버퍼부(102∼105)와, 두개 이상의 어드레스 버퍼의 출력 신호를 이용하여 프리디코더 신호를 만들어 내는 프리 디코더부(100∼101)와, 상기 프리 디코더부의 출력 신호를 이용하여 컬럼을 선택하는 신호를 만들어 내는 컬럼 디코더부(108)로 구성되어 있다.
특별히 소자가 리드 모디파이 라이트(read modify write) 동작을 필요로 하지 않는 경우는 리드 또는 라이트 동작만을 수행하므로 컬럼 디코더는 클럭(clk)의 주기 동안 항상 턴온될 필요없이 일정한 시간 동안만 턴온되면 되는데, 이러한 동작을 위하여 컬럼 디코더의 입력 어드레스 신호로 펄스 신호가 사용되어 왔다.
이러한 경우에 컬럼 디코더의 입력신호로 펄스 신호를 보내는데 모든 라인이 펄스 신호인 경우에는 매 클럭(clk) 마다 어드레스 라인이 토글(toggle)되어야 하므로 파워의 소모가 큰 문제점이 생기게 된다.
따라서, 본 발명은 컬럼 디코더를 동작시키는 신호로 일정한 지연 시간 동안만 턴온되도록 하는 펄스 신호를 출력함으로써 파워의 소모를 줄인 프리 디코더 회로를 제공하는데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 반도체 소자의 프리 디코더 회로는 컬럼 디코더의 모든 입력 신호가 펄스 신호가 아니어도 즉 하나만 펄스 신호라면 그 출력 신호는 펄스 신호를 출력하므로, 컬럼 디코더의 입력 신호 중에서 하나의 입력 신호만 펄스 신호를 전달하게 하고 나머지의 신호들은 디코더의 입력 신호가 변할 때에만 변하도록 회로를 구현하였다.
이하, 본 발명을 첨부한 도면을 참조하여 더 상세히 설명하기로 한다.
제3도는 본 발명의 제1 실시예에 따른 프리 디코더 및 그 주변 회로도로서, 클럭 신호를 입력하여 일정한 지연 시간을 갖는 펄스 신호를 발생하는 제1 및 제2 펄스 신호 발생 회로부(206,207)와,
상기 제2 펄스 신호 발생 회로부(207)로 부터 출력된 펄스 신호 및 어드레스 신호를 입력하여 특정 동작에서 상기 펄스 신호가 제1 상태에서 제2 상태로 변할 때 입력되는 상기 어드레스 신호를 받아들이는 어드레스 스트로브부(212) 및 외부에서 받아들인 상기 어드레스 신호를 이전의 상태와 비교하여 다를 경우에만 출력 신호의 상태를 변화시키는 랫치 회로부(213)로 구성된 적어도 두개 이상의 어드레스 입력 버퍼부 (202 내지 205)와,
상기 어드레스 입력 버퍼부(202)의 출력 신호 및 상기 제1 펄스 신호 발생 회로부(206)로 부터의 펄스 신호를 입력 신호로 하여 일정한 펄스폭을 갖는 어드레스 신호를 만들어 내는 제1 프리디코더부(200)와,
상기 적어도 두개 이상의 어드레스 입력 버퍼부의 출력 신호를 입력신호로 하여 입력 신호가 변할때 출력 신호를 변환 시키는 제2 프리디코더부(201)와,
상기 제1 및 제2 프리디코더의 출력 신호를 입력 신호로 하여 선택된 디코더에서만 일정한 펄스 폭을 갖는 출력신호를 출력하는 디코더부(208)를 구비한다.
상기 제1 펄스 신호 발생부(206)는 클럭(clk) 신호를 입력하는 노드(N42)와, 상기 노드(N42) 및 노드(N43) 사이에 접속된 딜레이 회로부(210)와, 상기 노드(N43) 및 노드(N43)및 노드(N44) 사이에 접속된 딜레이 회로부(211)와, 상기 노드(N44) 및 노드(N45) 사이에 접속된 인버터(G45)와, 상기 노드(N43) 및 상기 노드(N45)를 입력하여 논리조합된 신호를 노드(N46)로 출력하는 NAND게이트(N46)와, 상기 노드(N46) 및 노드(N47) 사이에 접속된 인버터(G47)로 구성되고, 상기 제2 펄스 신호 발생 회로부(207)는 상기 노드(N42) 및 노드(N50) 사이에 직렬접속된 인버터(G48 내지 G50)와, 상기 노드(N42) 및 사이 노드(N50)를 입력하여 논리조합된 신호를 노드(N51)로 출력하는 NAND 게이트(G51)와, 상기 노드(N51) 및 노드(N52) 사이에 접속된 인버터(G52)로 구성된다.
상기 어드레서 스트로브부(212)는 상기 제2 펄스 신호 출력 노드(N52)및 어드레스 신호를 입력하는 노드(N53)의 신호를 입력하여 논리조합된 신호를 노드(N55)로 출력하는 NAND게이트(G40)와, 상기 노드(N52) 및 반전된 상기 어드레스 신호를 입력하는 노드(N54)의 신호를 입력하여 노드(N43)로 출력하는 NAND게이트(G43)로 구성되고, 상기 랫치 회로부(213)는 상기 노드(N55,N56) 및 노드 (N57,58) 사이에 접속되어 제1 어드레스 입력버퍼부(202)를 이룬다. 그리고 제2 어드레스를 입력하는 노드(N59) 및 상기 노드(N52)를 입력하여 노드(N60,N61)로 출력하는 제2 어드레스 버퍼부(203)와, 제3 어드레스를 입력하는 노드(N62) 및 상기 노드(N52)를 입력하여 노드(N63,N64)로 출력하는 제3 어드레스 버퍼부(204)와, 제4 어드레스를 입력하는 노드(N65) 및 상기 노드(N52)를 입력하여 노드(N56,N67)로 출력하는 제4 어드레스 버퍼부(205)를 구비한다.
상기 제1 프리디코더부(200)는 상기 제1 펄스 신호 발생 회로부(206)의 출력 펄스 신호(N47) 및 상기 제1, 제2 어드레스 입력버퍼부(202,203)의 출력신호(N57,N60)를 입력하여 논리조합된 신호를 노드(N68)로 출력하는 NAND게이트(G24)와, 상기 노드(N47, N57, N61)를 입력하여 논리조합된 신호를 노드(N69)로 출력하는 NAND게이트(G25)와, 상기 노드(N47, N58, N60)를 입력하여 논리조합된 신호를 노드(N70)로 출력하는 NAND게이트(G26)와, 상기 노드(N47, N57, N61)를 입력하여 논리조합된 신호를 노드(N71)로 출력하는 NAND게이트(G27)와, 상기 노드(N69) 및 노드(N72) 사이에 접속된 인버터(G28)와, 상기 노드(N69) 및 노드(N73) 사이에 접속된 이버터(G29)와, 상기 노드(N70) 및 노드(N74) 사이에 접속된 인버터(G30)와, 상기 노드(N71) 및 노드(N75) 사이에 접속된 인버터(G31)와, 어드레스 신호를 출력하는 상기 노드(N73 내지 N75)로 구성된다. 그리고 상기 제2 프리 디코더부(201)는 상기 제3 어드레스 입력 버퍼부(204)의 출력 노드(N63) 및 상기 제4 어드레스 입력 버퍼부(205)의 출력 노드(N67)를 입력하여 논리조합된 신호를 노드(N76)로 출력하는 NAND게이트(G32)와, 상기 노드(N64 및 N67)를 입력하여 논리조합된 신호를 노드(N77)로 출력하는 NAND게이트(G33)와, 상기 노드(N64 및 N66)를 입력하여 논리조합된 신호를 노드(N78)로 출력하는 NAND게이트(G34)와, 상기 노드(N64, N67)를 입력하여 논리조합된 신호를 노드(N79)로 출력하는 NAND게이트(G35)와, 상기 노드(N76) 및 노드(N80) 사이에 접속된 인버터(G36)와, 상기 노드(N77) 및 노드(N81) 사이에 접속된 인버터(G37)와, 상기 노드(N78) 및 노드(N82) 사이에 접속된 인버터(G38)와, 상기 노드(N79) 및 노드(N82) 사이에 속된 인버터(G39)와, 어드레스 신호를 출력하는 상기 노드(N81 노드 N83)로 구성된다.
마지막으로 상기 디코더부(208)는 상기 노드(N72,N80) 및 노드(N84)를 입력하여 논리조합된 신호를 노드(N85)로 출력하는 NAND게이트(G53)와, 상기 노드(N85) 및 노드(N86) 사이에 접속된 인버터(G54)로 구성된다.
그 동작을 설명하면, 상기 제1, 제2 프리디코더부(200,201) 중에 하나의 프리디코더부는 매 클럭(clk) 마다 프리디코딩(prdecoding)된 펄스 신호를 출력하고,다른 나머지의 프리디코더부는 이전의 상태와 비교하여 어드레스가 변하는 경우에만 변하는 출력 신호를 출력한다. 이러한 프리디코더의 출력신호들을 입력 신호로 사용하는 상기 디코더부(208)는 펄스 신호를 출력하면서 그 입력 신호중에서 한 쌍의 어드레스 라인들만이 매 클럭에서 토글(toggle)하고, 나머지의 어드레스 라인들은 어드레스가 변하는 경우에만 변하므로 연속 동작시 파워의 소모가 감소된다.
제4도는 본 발명에 사용된 프리 디코더 회로의 다른 실시예도로서, 상기 어드레스 입력 버퍼부(202)의 출력 신호와 내부 어드레스 발생장치의 출력 신호와 일정한 지연 시간을 갖는 펄스 신호를 이용하여 일정한 펄스 폭을 갖는 어드레스 신호를 만들어 내고, 다른 특정 동작에서는 내부 어드레스 발생장치의 어드레스 신호를 이용하여 일정한 펄스 폭을 갖는 어드레스 신호를 만들어 내는 제1 프리디코더(G55)와,
두개 이상의 상기 어드레스 입력 버퍼부의 출력 신호와 두개 이상의 내부 어드레스 발생장치의 출력 신호를 입력신호로 하여 특정 동작에서는 외부에서 입력된 어드레스 신호를 이용하여 출력 신호를 만들고, 다른 특정 동작에서는 내부 어드레스 발생장치의 어드레스 신호를 이용하여 출력 신호를 만드는데 동작의 변환 또는 어드레스의 변환시 입력신호가 변하는 경우에만 출력신호를 변환시키는 제2 프리디코더부(G56)를 구비한다.
상기 제1 프리디코더(G55)는 두개 이상의 어드레스 입력 버퍼부의 출력 신호와 두개 이상의 내부 어드레스 발생 장치의 출력 신호와 일정한 지연 시간을 갖는 펄스 신호를 입력 신호로 하여 일정한 펄스 폭을 갖는 프리디코딩(predecoding)된 어드레스 신호를 만들어 내고, 다른 특정 동작에서는 내부 어드레스 발생 장치의 어드레스 신호를 이용하여 일정한 펄스 폭을 갖는 프리디코딩된 어드레스 신호를 만들어 낼수도 있다.
상기 회로는 노드(N87 내지 N89)를 입력하여 논리조합된 신호를 노드(N93)로 출력하는 NAND게이트와 노드(N90,N91,N92)를 입력하여 논리조합된 신호를 노드(N94)로 출력하는 NAND게이트(G56)와, 상기 노드(N93) 및 노드(N94)를 입력하여 논리조합된 신호를 노드(N95)로 출력하는 NAND게이트(G57)로 구성된다.
제 5 도는 본 발명에 사용된 디코더 회로의 다른 실시예도로서, 전원전압(Vdd) 및 노드(N99) 사이에 접소되며 게이트에 상기 제1 프리디코더부(200)의 출력 신호가 입력된 PMOS트랜지스터(Q1)와, 상기 노드(N99) 및 노드(N100) 사이에 접속되며 게이트에 상기 제1 프리 디코더부(200)의 출력 신호가 입력된 NMOS트랜지스터(Q2)와, 상기 노드(N100) 및 노드(N101) 사이에 접속되며, 게이트에 상기 제2 프리디코더부(201)의 출력 신호가 입력되는 NMOS트랜지스터(Q3)와, 상기 노드(N101) 및 접지전압(Vss) 사이에 접속되며 게이트에 상기 제2 프리디코더부(201)의 출력 신호가 입력되는 NMOS트랜지스터(Q4)와, 상기 노드(N99) 및 노드(N104) 사이에 직렬접속된 인버터(G58 내지 G60)로 구성된다.
참고로, 본 발명의 프리 디코더 회로는 뒷면의 청구범위 제 1 항에서 동작의 이해를 돕기 위하여 어드레스 입력 버퍼를 포함하는 것으로 한다.
이상에서 설명한 본 발명의 프리디코더 회로를 반도체 기억소자의 내부에 구현하게 되면, 컬럼 어드레스들이 임의적으로 변하는 동작이 아닌 일정한 규칙을 가지고 순차적으로 변한다든지 아니면 최하위 비트(least significant bit) 어드레스만 변하고 최상위 비트(most significant bit) 어드레스들의 변화가 없는 동작에서 컬럼 디코더의 출력 신호로 펄스 신호를 전달하면서 그 입력 신호의 펄스 어드레스 신호는 매 클럭(clk)마다 변할때 나머지의 어드레스 신호들은 어드레스 신호가 변하는 경우에만 동작하도록 함으므로써 파워가 감소하는 효과가 있다.

Claims (10)

  1. 반도체 소자에 있어서, 클럭 신호를 입력하여 일정한 지연 시간을 갖는 펄스 신호를 발생하는 제1 및 제2 펄스 신호 발생 수단과, 상기 제2 펄스 신호 발생 수단으로 부터 출력된 펄스 신호 및 어드레스 신호를 입력하여 특정 동작에서 상기 펄스 신호가 제1 상태에서 제2 상태로 변할 때 입력되는 상기 어드레스 신호를 받아들이는 어드레스 스트로브 수단 및 외부에서 받아들인 상기 어드레스 신호를 이전의 상태와 비교하여 다를 경우에만 출력 신호의 상태를 변화시키는 랫치 수단으로 구성된 적어도 두개 이상의 어드레스 입력 버퍼수단과, 상기 어드레스 입력 버퍼수단의 출력 신호 및 상기 제1 펄스 신호 발생 수단으로 부터의 펄스 신호를 입력 신호로 하여 일정한 펄스 폭을 갖는 어드레스 신호를 만들어 내는 제1 프리디코더 수단과, 상기 적어도 두개 이상의 어드레스 입력 버퍼부의 출력 신호를 입력 신호로 하여 입력 신호가 변할때 출력 신호를 변환시키는 제2 프리디코더 수단과, 상기 제1 및 제2 프리디코더 수단의 출력 신호를 입력 신호로 하여 선택된 디코더에서만 일정한 펄스 폭을 갖는 출력신호를 출력하는 디코더 수단을 구비하는 것을 특징으로 하는 반도체 기억소자의 프리 디코더 회로.
  2. 제 1 항에 있어서, 상기 제1 프리디코더 수단은, 상기 어드레스 입력 버퍼 수단 및 내부 어드레스 발생장치의 출력 신호와 일정한 지연 시간을 갖는 펄스 신호를 입력하여 특정 동작에서는 외부에서 입력된 어드레스 신호를 이용하여 일정한 펄스 폭을 갖는 프리디코딩된 어드레스 신호를 만들어 내고, 다른 특정 동작에서는 내부 어드레스 발생 장치의 어드레스 신호를 이용하여 일정한 펄스 폭을 갖는 프리디코딩 된 어드레스 신호를 만들어 내는 것을 특징으로 하는 반도체 기억소자의 프리 디코더 회로.
  3. 제 1 항에 있어서, 사이 제2 프리디코더 수단은, 상기 어드레스 입력 버퍼 수단 및 내부 어드레스 발생장치의 출력 신호와 일정한 지연 시간을 갖는 펄스 신호를 입력 신호로 하여 특정 동작에서는 외부에서 입력된 어드레스 신호를 이용하여 일정한 펄스 폭을 갖는 프리디코딩된 어드레스 신호를 만들어 내고 다른 특정 동작에서는 내부 어드레스 발생장치의 어드레스 신호를 이용하여 일정한 펄스 폭을 갖는 프리 디코딩된 어드레스 신호를 만들어 내는 것을 특징으로 하는 반도체 소자의 프리디코더 회로.
  4. 제 1 항에 있어서, 상기 디코더 수단은, 하나의 풀-업 소자의 두개 이상의 풀-다운 소자를 구성 요소로 하여 상기 제1 프리디코더의 출력 신호는 상기 풀-업 소자와 풀-다운 소자의 게이트 입력 신호로 사용되고, 상기 제1 프리디코더의 출력 신호는 상기 풀-다운 소자의 게이트 입력 신호로 사용되는 것을 특징으로 하는 반도체 기억소자의 프리디코더 회로.
  5. 제 1 항에 있어서, 사이 제1 프리디코더 수단의 입력 신호로 사용되는 어드레스 상기 디코더 수단의 입력 신호중에서 최하위 비트 어드레스가 사용되는 것을 특징으로 하는 반도체 소자의 프리디코더 회로.
  6. 반도에 기억 소자에 있어서, 클럭 신호를 입력하여 일정한 지연 시간을 갖는 펄스 신호를 발생하는 제1 및 제2 펄스 신호 발생 수단과, 상기 제2 펄스 신호 발생 수단으로 부터 출력된 펄스 신호 및 어드레스 신호를 입력하여 특정 동작에서 상기 펄스 신호가 제1 상태에서 제2 상태로 변할 때 입력되는 상기 어드레스 신호를 받아들이는 제1 어드레스 스토로브 수단과, 상기 입력된 어드레스를 이용하여 일정한 펄스 폭을 갖는 어드레스 신호를 출력하는 제1 어드레스 입력 버퍼 수단과, 상기 제2 펄스 신호 발생 수단으로 부터 출력된 펄스 신호 및 어드레스 신호를 입력하여 특정 동작에서 상기 펄스 신호가 제1 상태에서 제2 상태로 변할 때 입력되는 상기 어드레스 신호를 받아들이는 제2 어드레스 스트로브 수단 및 외부에서 받아들인 상기 어드레스 신호를 이전의 상태와 비교하여 다를 경우에만 출력 신호의 상태를 변화시키는 랫치 수단으로 구성된 제2 어드레스 입력 버퍼 수단과, 상기 적어도 두개 이상의 제1 어드레스 입력 버퍼 수단으로 부터의 출력 적어도 두개 이상의 제1 어드레스 입력 장치의 출력 신호 및 상기 제2 어드레스 입력 버퍼의 출력 신호, 또는 상기 적어도 두개 이상의 제2 어드레스 입력 장치의 출력 신호를 입력 신호로 하여 일정한 펄스 폭을 갖는 어드레스 신호를 만들어 내는 프리디코더 수단과, 상기 프리디코더 수단의 출력 신호를 입력 신호로 하여 선택된 디코더에서만 일정한 펄스 폭을 갖는 출력신호를 출력하는 디코더수단을 구비하는 것을 특징으로 하는 반도체 기억소자의 프리 디코더 회로.
  7. 제6항에 있어서, 상기 제1 어드레스 입력 버퍼 수단 및 제2 어드레스 입력 버퍼 수단은, 상기 외부 어드레스 입력 신호 및 내부에서 발생된 어드레스 신호 사이에 멀티플렉스기능을 가지고 있어서 특정 동작에서는 외부에서 입력되는 어드레스 신호를 받아들이고, 다른 특정 동작에서는 내부 어드레스 발생장치에서 출력되는 어드레스 신호를 받아들이는 것을 특징으로 하는 반도체 기억 소자의 프리 디코더 회로.
  8. 제6하에 있어서, 상기 제1 어드레스 입력 버퍼 수단 및 제2 어드레스 입력 버퍼 수단은, 특정 동작에서 클럭 신호가 변하는 경우에 라이징 에지(rising edgy) 와 폴링 에지(falling edgy)에서 어드레스 신호를 받아 들이는 것을 특징으로 하는 반도체 기억소자의 프리 디코더 회로.
  9. 제 6 항에 있어서, 사이 제1 어드레스 입력 버퍼 수단의 입력 신호는 최하위 비트 어드레스인 것을 특징으로 하는 반도체 기억소자의 프리 디코더 회로.
  10. 제 6 항에 있어서, 상기 디코더 수단은, 전원전압(Vdd) 및 노드(N99) 사이에 접속되며 게이트에 상기 제1 프리디코더부(200)의 출력 신호가 입려된 PMOS트랜지스터(Q1)와, 상기 노드(N99) 및 노드(100) 사이에 접속되며 게이트에 상기 제1 프리 디코더부(200)의 출력 신호가 입력된 NMOS 트랜지스터(Q2)와, 상기 노드(N100) 및 노드(N101) 사이에 접속되며 게이트에 상기 제2 프리디코더부(201)의 출력 신호가 입력되는 NMOS트랜지스터(Q3)와, 상기 노드(N101) 및 접지전압(Vss) 사이에 접속되며 게이트에 상기 제2 프리디코더부(201)의 출력 신호가 입력되는 NMOS트랜지스터(Q4)와, 상기 노드(N99) 및 노드(N104) 사이에 직렬접속된 인버터(G58 내지 G60)로 구성된 것을 특징으로 하는 반도체 기억소자의 프리 디코더 회로.
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