KR0137574B1 - 초자기정렬 수직구조 바이폴라 트랜지스터의 제조방법 - Google Patents
초자기정렬 수직구조 바이폴라 트랜지스터의 제조방법Info
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Abstract
본 발명은 고속정보처리 및 저전력을 요하는 컴퓨터용 디지탈집적회로와 고주파 대역의 통신기기 및 정보처리시스템 유용한 초자기정렬 수직구조 바이폴라 트랜지스터를 제조하는 방법에 관한 것이다.
본 발명은 간단한 사진식각공정(photolithograph)을 이용하여 활성영역을 격리함으로써 집적도 저하 및 소자성능 열화의 요인인 트렌치 격리(trench isolation) 공정을 배제하였으며, 에미터, 베이스 및 컬렉터 영역을 수직구조로 초자기정렬함으로써, 상하향동작모드가 가능하다.
또한, 사진식각에 의해 패터닝된 다수의 박막들을 이용하여 기판과 배선전극간의 절연막 두께를 임의로 조절할 수 있다.
그 결과, 집적도를 개선하고, 기생용량을 현저하게 줄일 수 있으며, 제작공정을 크게 단순화시켜 공정의 재현성과 생산성을 증가시킬 수 있다.
Description
본 발명은 컴퓨터나 광통신 등의 고속 정보처리시스템에 유용한 바이폴라 트랜지스터를 제조하는 방법에 관한 것으로서, 특히 에미터, 베이스, 컬렉터를 수직구조로 초자기정렬 시킬 수 있는 초자기정렬 수직구조 쌍극자트랜지스터(super self-aligned vertical bipolar transistor)의 제조방법에 관한 것이다.
발명의 배경
동작특성 향상을 위하여, Si 베이스 물질을 SiGe으로 대치하여 Ge의 첨가량에 따라 에너지 밴드갭의 줄어듬(narrowing) 및 경사(grading) 특성을 이용하는 이종접합 바이폴라 트랜지스터가 대두되었다.
이종접합 바이폴라트랜지스터는 일반적인 동종접합 트랜지스터와 같이 폴리실리콘을 베이스전극 및 에미터와 에미터 불순물 확산원으로 동시에 사용하면서, SiGe 베이스를 사용하여 에미터 주입효율(injection efficiency)을 증가시키며, 상기 베이스를 고분순물 농도(high doping concentration)의 초미세(ultra-thin) 박막으로 성장하여 소자의 전류이득(current gain) 및 스위칭속도를 향상시키고 있다.
최근에는, 집적도가 향상됨에 따라 즉, 소자의 크기가 스케이링 다운(scaling down)되어 감에 따라, 소자의 활성영역 상에 존재하는 베이스 및 컬렉터/베이스간의 기생용량(parastic capacitance)을 줄이기 위해, 선택적박막성장(SEG ; selective epitaxial growth) 등의 공정개발과 더불어 베이스 전극용 박막으로 상기 폴리실리콘 대신 금속성 실리사이드(metalic silicide), 예를 들어 TiSi2를 사용하는 공정에 대한 연구가 활발하게 진행되고 있다.
제1도는 초자기정렬 선택적 에피택셜 성장된(super self-aligned selectively epitaxial grown) 베이스를 이용하여 제작된 n-p-n 이종접합 바이폴라 트랜지스터의 구조를 나타낸다.
제1도를 참조하여, 트랜지스터의 제조공정을 간단히 살펴본다.
실리콘 기판(1) 상에 n+서브켈럭터(2), n-컬렉터(3) 및 컬렉터싱커(16)를 각각 성장시킨 후, 소자격리를 위한 트렌치 격리(trench isolation) 공정을 수행한다.
트렌치 식각부위에 절연물을 채우고 평탄화시켜 격리절연막(4)을 형성한다.
이어, 절연막(5), p+다결정규소층(6), 절연막(7) 및 측면질화막(8) 패턴을 형성하여 활성영역을 정의한 후, 활성영역내에 선택적으로 이온주입하여 소자의 고전류특성을 향상시키기 위한 n컬렉터(9) 영역을 형성한다.
상기 정의된 활성영역에 기체원 MBE(gas source molecular beam epitaxy)를 이용하여 SiGe 베이스(10)와, 상기 베이스전극용 박막인 p+다결정규소층(6)과 상기 베이스(10)와의 접속을 위한 다결정규소층(11)을 연속하여 선택적 에피택셜 성장시킨다.
따라서, 컬렉터와 베이스간에 형성되는 기생용량영역이 감광막으로 정의됨 없이 상기 접속 다결정규소층(11)의 영역만으로 제한된다.
상기 진성베이스(10) 영역에 비등방성 식각을 이용하여 측벽절연막(12)을 형성한 후, 자기정렬된 에미터(13)를 형성한 다음, 전극(15)을 배선함으로써 제작을 완료한다.
이 방법은 전술한 바와 같이, 진성베이스(10)로서 SiGe을 사용하여 에미터 주입효율을 증가시키며, 컬렉터-베이스와 에미터-베이스를 모두 자기 정렬 시킨다. 따라서, 베이스 기생용량 영역을 상기 측면질화막(8)과 측벽절연막(12) 패턴에 대응하는 영역만으로 국한시킴으로써 상기 측면질화막(8)과 측벽절연막(12)의 사이즈를 조절하여 베이스 기생저항을 감소시키고 있다.
그러나, 상기 절연막(5)의 수평적 습식식각으로 상기 접속 다결정규소층(11)의 패턴을 형성하여 컬렉터-베이스간의 기생용량영역을 정의하는 공정은 균일도나 재현성 측면에서 공정의 안정도가 떨어지며, 자칫 소자성능의 치명적인 열화를 초래할 수 있다.
더욱이, 성장속도가 극도로 느린 선택적박막성장법을 베이스(10)와 접속 다결정규소층(11) 형성에 두번이나 사용하고, 그 구성물질도 단결정과 다결정으로 각각 다르기 때문에, 공정이 복잡하고 생산성이 떨어진다.
또한, 상기 초박막 베이스(10) 상부에 다결정규소가 조금이라도 성장되는 경우에는 소자에 치명적인 영향을 주게된다.
발명의 요약
본 발명의 목적은 공정을 단순화시키고, 소자의 집적도를 향상시키며, 소자의 성능을 개선시킬 수 있는 고집적형 자기정렬 바이폴라트랜지스터의 제조방법을 제공하는데 있다.
상기 목적에 부응하는 본 발명의 바람직한 실시예는,
a) 도전성 매몰(conductive buried) 컬렉터가 형성된 실리콘 기판의 전면에 SiO2층, 질화막, 다결정규소층, 산화막, 질화막패턴, 불순물이 첨가된 전도성 다결정규소막 패턴, 규소산화막, 질화막 및 규소산화막을 포함하는 다수의 박막들을 순차적으로 형성하는 기판의 준비단계;
b) 소정의 감광막 패턴에 의해 정의된 활성영역의 상기 규소산화막, 질화막, 규소산화막, 다결정규소막 패턴 및 질화막패턴을 식각한 후, 이 식각부위의 측면에 측벽만을 형성하는 단계;
c) 상기 공정에 의해 정의된 활성영역의 도전성 메몰컬렉터를 개구하는 단계;
d) 상기 공정을 통하여 개구된 메몰컬렉터 상부에 선택적으로 컬렉터를 형성하는 단계;
e) 상기 측벽막을 제거하여 노출된 외성베이스 영역인 다결정규소막 패턴의 측면과 상기 컬렉터 상부에 선택적으로 초박막 베이스를 형성하는 단계;
f) 에미터 영역을 정의하기 위한 측벽산화막을 형성한 후, 사진식각공정을 이용하여 에미터를 형성하는 단계; 및
g) 각 전극들을 배선하는 단계로 이루어진다.
본 발명의 다른 특징은 첨부도면을 참조하여 상세히 설명되는 실시예에 의해 보다 명확해 질 것이다.
[실시예]
제2도는 본 발명의 실시예에 따라 제작된 바이폴라 트랜지스터의 단면구조를 나타낸다.
제2도를 참조하여, 제1도의 종래기술과 대비하여 본 발명의 특징을 요약하면 다음과 같다.
첫째, 소자격리를 위한 트렌치 격리공정을 베제하였다.
종래기술(제1도)에서는 소자간의 격리를 위하여 상기 기판(1)의 소정영역을 포함하는 트렌치 깊이를 갖기 때문에 이에 비례하여 트렌치의 평면면적도 증가한다.
따라서, 공정의 재현성이 저하되고, 집적도 향상에 큰 걸림돌이 되고 있다.
이로 반해, 본 발명에서는 간단한 사진식각공정을 이용하여 활성영역을 격리함으로써 트렌치 격리(trench isolation) 공정을 생략할 수 있다.
그 결과, 공정이 단순해지고 집적도를 개선할 수 있다.
또한, 제2도에 도시한 바와 같이, 에미터(34), 베이스(32) 및 컬렉터(31) 영역이 수직구조로 자기정렬됨으로써, 상하향동작모드(에미터와 컬렉터가 바뀌는 경우)가 가능하다.
둘째, 종래의 트렌치 격리공정에 의한 격리절연막(제1도의 4)과 이 격리절연막 상부에 형성되어 활성영역을 정의하기 위한 절연막(5)과의 불필요 영역(제1도의 “L” 참조)을 제거하여, 소자의 사이즈와 서브컬렉터와 기판간의 기생용량을 감소시킨다.
셋째, 전술한 바와 같이, 제1도의 초박막 베이스(10)와 접속 다결정규소층(11)이 모두 SEG(Selective Epitaxial Growth)에 의해 성장되기 때문에 이들 두께의 합으로 두께가 결정되는 상기 절연막(5)의 두께가 제한될 수 밖에 없다.
그 결과, 이 절연막을 개재한 배선전극과 기판과의 기생용량이 증가하여 소자의 동작속도를 저하시키는 반면, 본 발명에서는 활성영역을 정의하기 위해 사진식각에 의해 패터닝된 다수의 박막들(23,24,25,26)을 이용하기 때문에 금속배선의 기생용량을 현저하게 줄일 수 있다.
이하, 본 발명의 바람직한 실시예를 제3(a)∼3(j)도를 참조하여 상세히 설명한다.
제3(a)도를 참조한 1단계는, 기판의 준비단계이다.
먼저, 실리콘 기판(21)상에 고농도 불순물을 이온주입하고 여처리하여 도전성 매몰(conductive buried) 컬렉터(22)를 형성한다.
이어, 상기 실리콘기판(21)의 전면에 다수의 박막들을 형성한다.
즉, SiO2층(23), 질화막(24), 다결정규소층(25), 산화막(26), 질화막(27) 및 불순물이 첨가된 전도성 다결정규소막(28)을 순차적으로 형성한 후, 상기 질화막(27)과 다결정규소막(28)을 패터닝한다.
연이어, 규소산화막(29), 질화막(17) 및 규소산화막(18)을 도포한다.
제2단계는 제3(b)도에 도시한 바와 같이, 활성영역을 패터닝하고 이 식각부위의 측면에 측벽막(19)을 형성하는 공정이다.
소정의 감광막 패턴(도시 안됨)에 의해 정의된 활성영역의 상기 규소산화막(18), 질화막(17), 규소산화막(29), 다결정규소막(28) 및 질화막(27)을 식각한 후, 측벽막(19)을 형성한다.
제3단계는 상기 공정에 의해 정의된 활성영역의 도전성 매몰컬렉터(22)를 개구하는 공정이다.
먼저, 제3(c)도에 도시한 바와 같이, 상기 노출된 산화막(26), 다결정규소막(25)을 식각한 후, 열산화하여 비활성영역의 다결정규소막(25)의 측면에 산화막(30)을 형성한다.
이어, 제3(d)도에 도시한 바와 같이, 활성영역의 질화막(24)과 SiO2층(23)을 식각하여 매몰컬렉터(22)를 개구한다.
제3(e)도에 의거한 제4단계는 상기 공정을 통하여 개구된 매몰컬렉터(22) 상부에 컬렉터(31)를 형성하는 공정으로서, 상기 개구부에 선택적으로 도전성을 띤 단결정 컬렉터(31)를 성장시킨다.
성장된 컬렉터(31)의 높이는 비활성영역상에 형성되고 외성베이스 영역인 상기 전도성 다결정규소막(28) 하부에 형성된 다층 박막들에 의해 제어된다.
상기 단결정실리콘인 컬렉터(31)에 도전성을 부여하기 위한 불순물은 선택적결정성장과 동시에 첨가되거나, 성장후 열처리를 수반하는 이온주입 이나 확산공정에 의해 첨가될 수 있다.
제5단계는 초박막 베이스(엄밀히 말하면, 진성베이스)(32)를 형성하는 공정이다.
먼저, 제3(f)도에 도시한 바와 같이, 상기 질화막들(17,19)을 제거하여 상기 외성베이스 영역인 다결정규소막(28)의 측면을 노출시킨다.
이어, 제3(g)도에 도시한 바와 같이, 노출된 상기 외성베이스(28)의 측면과 상기 컬렉터(31) 상부에 베이스(32)를 선택적으로 성장시킨다.
이때, 상기 전도성 베이스(32) 물질로서, 단층의 단결정 SiGe, 2층의 SiGe/Si 또는 3층의 Si/SiGe/Si을 사용할 수 있다.
상기 단층의 SiGe 베이스(32)의 경우, 전도성을 높이기 위하여, 불순물 농도를 1×1018cm-3이상의 고농도로 첨가한다.
상기 Si/SiGe의 2층구조 베이스(32)인 경우, SiGe의 불순물 농도를 후술하는 에미터와 접하는 상부에만 1×1018cm-3이상의 고농도로 첨가하여 성장할 수 있다.
또한, 상기 실리콘저매늄 베이스(32)내의 저매늄 함량분포를 선형적으로 변화시킬 수 있다.
예를 들어, Ge의 함량분포를 30% 이하로 일정하게 하거나, 하부에서 상부측으로 30%에서 0%로 선형적으로 변화시키거나, 하부에서 상부로 30% 이하에서 어느 부분까지는 일정하다가 다시 0%로 선형적으로 변화시키거나, 또는 0%에서 30% 이하로 선형적 증가를 시키다가 다시 30% 이하에서 0%로 선형적 감소를 시키는 방법으로 저매늄의 함량분포를 변화시키면서 성장시킬 수 있다.
제6단계는 에미터(34)를 형성하는 공정이다.
제3(h)도에 도시한 바와 같이, 먼저, 에미터 영역을 정의하기 위한 측벽산화막(33)을 형성한 후, 사진식각공정을 이용하고 전도성 에미터박막으로 1020cm-3이상의 불순물농도를 지닌 폴리실리콘을 사용하여 에미터(34)를 형성한다.
이때, n-p-n 트랜지스터를 제조하는 경우에는 붕소를 포함한 BSG(Boron Silica Glass)를 상기 측벽산화막(33)으로 사용하고, p-n-p 트랜지스터인 경우에는 인을 포함한 PSG(Phosphorous Silica Glass)를 측벽산화막(33)의 형성물질로 사용한다.
최종적으로, 제3(i) 내지 제3(j)도에 도시한 바와 같이, 보호막(35)을 증착한 후, 컬렉터, 베이스 및 에미터의 각 금속접촉 영역을 개구한 다음, 금속배선 공정을 수행하여 각 전극(36)들을 형성함으로써 공정을 완료한다.
이상 설명한 바와 같이 본 발명의 초자기정렬 수지구조 바이폴라 제조방법에 의하면, 간단한 사진식각공정(photolithograph)을 이용하여 활성영역을 격리함으로써 집적도 저하 및 소자성능 열화의 요인인 트렌치 격리(trench isolation) 공정을 생략할 수 있다.
그 결과, 공정이 단순해지고 집적도를 개선할 수 있다.
또한, 사진식각에 의해 패터닝된 다수의 박막들을 이용하여 기판과 배선전극간의 절연막 두께를 임이로 조절할 수 있기 때문에 기생용량을 현저하게 줄일 수 있으며, 제작공정을 크게 단순화시킴으로써 공정의 재현성과 생산성을 증가시킬 수 있다.
따라서, 고속정보처리 및 저전력을 요하는 컴퓨터용 디지탈집적회로와 고주파 대역의 통신기기 및 정보처리시스템으로 응용범위가 확대된다.
제1도는 종래의 기술에 의해 제작된 바이폴라 트랜지스터의 단면도.
제2도는 본 발명에 의해 제작된 바이폴라 트랜지스터의 단면도.
제3(a)도∼제3(j)도는 제2도의 트랜지스터를 제조하기 위한 방법을 각 단계별로 도시한 공정 단면도.
Claims (12)
- 초자기정렬 바이폴라 트랜지스터의 제조방법에 있어서,a) 도전성 매몰(conductive buried) 컬렉터(22)가 형성된 실리콘 기판(21)의 전면에 SiO2층(23), 질화막(24), 다결정규소층(25), 산화막(26), 질화막패턴(27), 불순물이 첨가된 전도성 다결정규소막 패턴(28), 규소산화막(29), 질화막(17) 및 규소산화막(18)을 포함하는 다수의 박막들을 순차적으로 형성하는 기판의 준비단계;b) 소정의 감광막 패턴에 의해 정의된 활성영역의 상기 규소산화막(18), 질화막(17), 규소산화막(29), 다결정규소막 패턴(28), 및 질화막패턴(27)을 식각한 후, 이 식각부위의 측면막(19)을 형성하는 단계;c) 상기 공정에 의해 정의된 활성영역의 도전성 메몰컬렉터(22)를 개구하는 단계;d) 상기 공정을 통하여 개구된 메몰컬렉터(22) 상부에 선택적으로 컬렉터(31)를 형성하는 단계;e) 상기 측벽막(19)을 제거하여 노출된 외성베이스 영역인 다결정규소막 패턴(28)의 측면과 상기 컬렉터(31) 상부에 선택적으로 초박막 베이스(32)를 형성하는 단계;f) 에미터 영역을 정의하기 위한 측벽산화막(33)을 형성한 후, 사진식각공정을 이용하여 에미터(34)를 형성하는 단계; 및g) 각 전극(36)들을 배선하는 단계로 이루어진 초자기정렬 수직구조 바이폴라 트랜지스터의 제조방법.
- 제1항에 있어서,상기 (c) 단계의 도전성 매몰컬렉터를 개구하는 공정시, 상기 비활성영역의 다결정규소막(25)과 개구된 활성영역과의 절연을 위해 상기 다결정규소막(25)의 측면의 소정부위에 산화막(30)을 형성하는 열산화 공정을 부가하는 초자기정렬 수직구조 바이폴라트랜지스터의 제조방법.
- 제1항에 있어서,상기 (d)단계의 컬렉터(31) 형성공정시 컬렉터에 도전성을 부여하기 위한 불순물이 선택적결정성장과 동시에 첨가되는 초자기정렬 수직구조 바이폴라 트랜지스터의 제조방법.
- 제3항에 있어서,상기 컬렉터에 도전성을 부여하기 위한 불순물이 컬렉터 형성후, 열처리를 수반하는 이온주입 이나 확산공정에 의해 첨가되는 초자기정렬 수직구조 바이폴라 트랜지스터의 제조방법.
- 제1항에 있어서,상기 전도성 베이스(32) 물질이 10×1018cm-3이상의 고농도불순물 농도를 가진 단이의 단결정 SiGe으로 이루어진 초자기정렬 수직구조 바이폴라 트랜지스터의 제조방법.
- 제1항에 있어서,상기 전도성 베이스(32) 물질이 SiGe/Si 또는 Si/SiGe/Si의 다층구조로 이루어진 초자기정렬 수직구조 바이폴라트랜지스터의 제조방법.
- 제1항에 있어서,상기 SiGe 베이스(32)내의 저매늄 함량분포를 선형적으로 변화시킨 초자기정렬 수직구조 바이폴라트랜지스터의 제조방법.
- 제7항에 있어서,상기 SiGe 베이스(32)내의 Ge의 함량분포를 30% 이하로 일정하게 변화시킨 초자기정렬 수직구조 바이폴라트랜지스터의 제조방법.
- 제7항에 있어서,상기 SiGe 베이스(32)내의 Ge의 함량분포를 하부에서 상부측으로 30%에서 0%로 선형적으로 변화시킨 초자기정렬 수직구조 바이폴라트랜지스터의 제조방법.
- 제7항에 있어서,상기 SiGe 베이스(32)내의 Ge의 함량분포를 하부에서 상부로 30% 이하에서 어느 부분까지는 일정하다가 다시 0%로 선형적으로 변화시킨 초자기정렬 수직구조 바이폴라트랜지스터의 제조방법.
- 제7항에 있어서,상기 SiGe 베이스(32)내의 Ge의 함량분포를 0%에서 30% 이하로 선형적 증가를 시키다가 다시 30% 이하에서 0%로 선형적 감소를 시키는 방법으로 저매늄의 함량분포를 변화시키는 초자기정렬 수직구조 바이폴라 트랜지스터의 제조방법.
- 제1항에 있어서,상기 (f)공정의 측벽산화막(33)이 n-p-n 트랜지스터의 경우 붕소를 포함한 BSG(Boron Silica Glass)로 이루어지고, p-n-p 트랜지스터인 경우에는 인을 포함한 PSG(Phosphorous Silica Glass)로 이루어진 초자기정렬 수직구조 바이폴라 트랜지스터의 제조방법.
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