KR0136773B1 - 디지틀 자기 기록 시스템에 사용되는 판독 채널 검출기 - Google Patents

Abstract

자기 기록 헤드에 의해 발생된 재생 파형으로부터 디지틀 데이타의 복구를 위한 판독 채널 검출기 회로가 공개된다. 검출기 회로는 격리된 입력 자기 펄스의 상승 구간을 슬리밍하고 하강 구간을 슬러링 하기 위한 순방향 필터(20)를 포함하고 있다. 양자화된 피드백 기법(23)은 이때 격리된 자기펄스(8)의 슬러된 하강 구간에 완전히 보상적인 보상파형(0)을 발생하는데 사용된다. 보상 파형은 실질적으로 단계 함수인 파형(E)을 발생하기 위해 순방향 필터 출력에 부가된다. 이러한 단계 함수는 디지틀 출력 시이퀀스에서 양 방향이거나 음 방향의 단일 디지틀 천이에 해당된다. 양자화된 파형은 이때 요망된 디지틀 출력 시이퀀스를 발생하기 위해 비교기(22)에 의해 제한된다. 입력 자기 펄스의 상승 구간만을 슬리밍하고 양자화된 피드백 기법을 사용함으로써, 시스템의 전 대역폭이 실질적인 심볼간 간섭 없이 증가된 2진 시그널링 능력에 기인하여 감축된다.

Description

[발명의 명칭]

디지틀 자기 기록 시스템에 사용되는 판독 채널 검출기

[도면의 간단한 설명]

본 발명은 실시예에 의해 예시되고, 첨부된 도면에 제한되지 않으며, 동일한 참조는 유사한 소자를 나타낸다.

제1도는 본 발명에 의한 판독 검출 회로의 개략적인 블럭도이다.

제2도는 제1도에 도시한 회로 각 노드(node)의 파형 예시도이다. 제1도 및 제2도에서 파형과 이에 상응하는 노드들은 대문자로 표시되었다.

제3도는 본 발명에 의한 바람직한 실시예의 블럭도로서, 하드 디스크 드라이브 자기 기록 시스템에 적용된 것이다.

제4도는 본 발명의 바람직한 실시예에서 이용된 순방향 필터의 회로 구성도이다.

제5도는 본 발명의 바람직한 실시예에서 이용된 양자화 피드백 필터의 회로 구성도이다.

제6도는 본 발명의 바람직한 실시예에서 이용된 합산기(the summing network)의 구성도이다.

제7a도는 제4도에 도시된 바와 같은 순방향 필터 회로의 진폭 응답 곡선이다.

제7b도는 제4도에 도시된 바와 같은 순방향 필터 회로의 그룹 지연 응답 곡선이다.

제8a도는 제5도에 도시된 바와 같은 양자화 피드백 필터 회로의 진폭 응답 곡선이다.

제8b도는 제5도에 도시된 바와 같은 양자화 피드백 필터 회로의 그룹 지연 응답 곡선이다.

제9도는 본 발명의 바람직한 실시예에서 이용된 오프셋 검출기와 오프셋 루프 보상기의 구성도를 나타낸 것이다.

제10a도는 본 발명의 바람직한 실시예에서 오프셋 검출기에 의해 생성되는 양(+) 오프셋 레벨 에러 및 상응하는 에러 신호를 예시하는 타이밍도 이다.

제10b도는 본 발명의 바람직한 실시예에서 오프셋 검출기에 의해 생성되는 음(-) 오프셋 레벨에러 및 상응하는 에러신호를 예시하는 타이밍도이다.

[발명의 분야]

본 발명은 대용량 기억 매체로 부터 판독 신호를 검출 및 기록하기 위해 사용되는 판독 채널 검출기 분야에 관한 것이다.

[발명의 배경]

오늘날 데이타 처리 시스템에 있어서, 최소한의 시간내에 다량의 메모리를 액세스 할 수 있도록 제공함이 요구된다. 데이타 처리 분야에서 널리 보급되어 사용되는 메모리의 한 종류가 자기 매체 디스크 메모리이다.

일반적으로, 디스크 메모리는 스핀들 어셈블리 상에 적치된 하나 또는 그 이상의 자기 매체 디스크를 사용한다는 것과 고속으로 회전된다는 것이 특징이다. 각각의 디스크는 다수의 동심원 트랙(tracks)으로 나뉘어져 있는데, 각 트랙은 메모리 배열의 번지지정 가능 영역을 갖는다. 개개의 트랙들은 상기 디스크에 근접되어 지나가는 자기 헤드(heads)를 통해 액세트 된다. 통상적으로, 상기 디스크는 각 면이 헤드 액세스되는 2-면(two-sided)이다.

상기 헤드는 단단한 고정물에 내장되며, 상기 디스크로 부터 정보를 읽거나(read) 상기 디스크에 쓰기(write)하는 동안 트랙과 트랙 사이에서 헤드를 이동시키는 구동모터(actuator motor)에 장착된다. 상기 구동모터는 원통모양의 자심(core)으로 정의되는, 영구자장(permanent magnetic field) 내에서 움직이는 코일을 가지고 있는 것으로서 전기 역학적인 모터인 보이스 코일(voice coil)일 것이다.

정보는 1 또는 0을 나타내는 2진 비트로 자기 매체 디스크 상에 코딩된다. 상기 비트들은 자속 반전(magnetic flux reversal)의 유무에 의해 코딩된다. 저장 디스크의 용량은 자기 매체 저장 디스크 상에 정확하게 쓸 수 있고, 읽을 수 있는 자속 반전의 수에 좌우된다.

현행 기술에 있어서, 상기의 자속 반전은 얇은 필름 헤드를 통해서 자기 매체 상에 쓰여지고, 자기 매체로 부터 읽혀진다. 자기헤드가 디스크 표면을 지나갈 때, 상기 헤드는 반전되는 극성을 갖는 일련의 로렌쯔 펄스(Lorentzion pulses)를 생성하는 상기 매체로 부터 나오는 자속을 미분한다.

이들의 분리된 펄스들은 상기 매체에 기록된 디지틀 정보를 복구하는 읽기 데이타 채널에 결부된다.

대개의 통상적이 디지틀 자기 기록 시스템에서 재생 신호(playback signal)는 파형 진폭 피크(waveform amplitude peaks)를 제로 교차(zero-crossing)로 변환시키기 위해 미분된다. 일례로, 데이타 복구 수단으로서 피크 검출에 사용하는 읽기 채널은 씨. 데니스 미(C. Dennis Mee)와 에릭 디. 다니엘(Eric D. Daniel)에 의해 저술된 자기기록 볼륨Ⅱ : 컴퓨터 데이타 저장장치 (Magnetic Recoding Volume Ⅱ : Computer Data Storage)의 섹션 2.4에 기술되어 있다. 상기 저서의 그림 2.39는 블럭도에서 피크 검출 데이타 채널에 의거한 미분기를 설명한다. 미(Mee) 및 다니엘(Daniel)에 의한 채널에서, 헤드 전치증폭기(Preamplifier)로 부터 수신되는 재생신호는 더 높은 비트 밀도(bit density)를 이룰 수 있도록 하기 위해 1차 균등화 된다. 대표적인 균등화 필터는 로렌쯔 펄스의 선행구간(leading edge) 및 하강구간(trailing edge)을 줄이기 위해 펄스 슬리밍 필터(pulse slimming filter)를 사용한다.

펄스 슬리밍은 일반적으로 보상 펄스(signal-derived compensation pulses)의 가산 및 감산을 통해 수행된다. 다음에 계속되는 균등화에서, 재생신호는 전형적인 디지틀 데이타를 충분히 복구할 수 있도록 하기 위해 미분되고, 제한(limit)된 다음 반전(invert)된다.

여전히 더 높은 비트 밀도가 요구되기 때문에, 자기 헤드에 의해 판독되는 신호의 타임 윈도우(time window)(데이타 비트로 정의함)를 더욱 줄여서 더 많은 신호들을 주어진 시간내에 읽고 더 큰 정보밀도를 이루도록 함이 바람직하다. 이는 판독 데이타 채널 공학의 실질적인 진보를 요구한다.

유도(Derivative) 및 펄스/슬라이밍 균등자는 일반적으로 펄스를 좁히거나 또는 슬라이밍(Slimming)함으로써 상기의 타임 윈도우를 좁히려고 한다. 그러나 펄스 슬라이밍은 판독 시스템 대역폭에서 상응하는 증가를 요하는 판독 펄스의 대역폭의 늘어남에 귀착한다.

큰 대역폭 일수록 시스템 내부에 더 많은 잡음을 야기 시킴이 두드러진다. 따라서, 채널의 신호대 잡음비(SNR)는 떨어진다. 시스템 잡음의 증가는 종종 심볼(Symbol)간 간섭에 기인한 많은 양의 피크 천이(Peak shift)로 바뀌어 진다. 자기 매체 기억 시스템에서 피크 천이는 성취 가능한 윈도우 마진(margin)의 중대한 감소 원인이 된다.

따라서, 본 발명은 작은 비트 에러율(BER)로 고 데이타 율(또는 고용량)을 달성하기 위해 효과적인 대역폭의 사용을 이루도록 하는 판독 데이타 검출기를 제공함에 그 목적을 두고 있다.

본 발명의 다른 목적은 심각한 심볼(Symbol)간 간섭과 신호대 잡음비(SNR)의 저하 없이 2진 신호의 속도 능력을 증가시키는 판독 채널을 제공함에 있다.

본 발명의 또 다른 목적은 증가된 신호대 잡음비(SNR) 마진(margin)에 의한 기록 실행의 증진과, 선 밀도의 증가, 트랙 폭의 감소 및 더욱 좁은 윈도우 마진을 갖는 판독 채널 검출기를 제공함에 있다.

본 발명은 종래의 판독 채널 검출기와 비교해서 기록 시스템의 속도 능력을 거의 배가시킨, 더욱 효과적인 신호 검출 수단을 제공한다. 본 발명에 의한 바람직한 실시예는 전형적인 미분 검출기에 의해 2:1로 감소된 대역폭을 갖는다.

[발명의 요약]

본 발명은 자기 기록 시스템을 위한 판독 채널 데이타 검출 회로를 제공한다. 상기 판독 채널 검출기는 자기 기록 헤드에 의해 생성된 재생 신호 파형으로부터 디지틀 데이타를 복구하기 위해 사용하는 것이다. 상기 회로는 타이밍 에러를 최소화 하기 위해서 상기 기록 헤드로 부터 수신되는 각각의 격리된 입력 자기 펄스의 상승구간(rising edge) 시간 속박을 위한 순방향 필터(forward filter)를 포함한다. 또한 상기 순방향 필터는 신호대 잡음비를 최대화 하기 위해 대역폭을 감소시킨다. 그리하여 슬림(slim)된 상승 구간과 슬러(slur)된 하강 구간으로 특징지워지는 최적으로 형성된 펄스를 생성하는 것이다. 이와 같이 최적으로 형성된 펄스는 상기 순방향 필터 출력의 슬림(Slim)된 상승 구간에 의해 자체의 입력 임계값(threshold)을 초과할 때 단계 응답(step response)을 생성하는 비교기에 입력된다.

양자화 피드백 필터(quantized feedback filter)는 상기 비교기의 단계 응답 출력을 수신하고, 순방향 필터 출력의 슬러(slur)된 하강 구간에 대해 대체로 상보형인 보상 파형을 생성하기 위해 사용된다. 이 상보형 파형은 슬림(slim) 및 슬러(slur)된 펄스 초기 변환후에 시작한다. 양자화 피드백 필터의 출력은 궤환된 뒤 순방향 필터의 출력과 합해지며, 대체적으로 계단 함수 형태를 갖는 양자화된 신호를 생성한다. 이 양자화된 신호는 디지틀 데이타의 복구를 위한 비교기에 의해 한정된다.

또한 본 발명에 의한 바람직한 실시예는 비교기 출력으로부터 클럭 신호의 복구와 복구된 클럭에 동기신호를 출력하기 위한 자동 위상 제어 루프, 순방향 필터의 출력과 양자화 피드백 필터의 출력의 진폭이 정합(match)되도록 하기 위한 자동 이득 제어 루프, 및 전자 회로에서 통상적으로 발생하는 오프셋 에러(offset error)를 바로잡기 위한 자동 오프셋 제어 루프를 포함한다.

[발명의 상세한 설명]

자기 매체로 부터 정보를 판독함에 있어서 심각하게 증가하는 심볼간 간섭에 영향받지 않고 2진 신호 속도 용량을 배가 시키기 위해 양자화 피드백 기법을 채용한 판독채널 검출기를 설명한다.

다음 설명에서, 본 발명의 완전한 이해를 돕기 위해 소자 타입, 변조 코드등의 다수 세목을 상세히 설명한다. 그러나, 본 발명 분야의 숙련된 자는 이와 같은 세목 없이도 본 발명을 실시할 수 있다는 것이 명백해 질 것이다. 다른 예에서는, 본 발명이 불필요하게 불명료해지는 것을 막기 위해 공지된 회로들은 블럭도 형태로 나타내었다.

제1도를 참조하면, 본 발명의 판독 검출기가 도시되어 있다. 본 발명은 가장 기본적인 구성으로서 순방향 필터(20), 합산기(21), 비교기(22) 및 양자화 피드백(QFB) 필터(2)를 포함한다. 재생 동작 동안 자기 기록 헤드는 디스크 표면 위를 통과하여 디스크 매체로 부터의 자속 발산을 감지한다. 상기 헤드는 상기 자속을 미분하며 라인(10)을 통해 순방향 필터(20)에 로렌쯔형 펄스를 공급한다. (저잡음 전치증폭기는 통상적으로 판독/기록 헤드를 고정하기 위해 사용된 지지아암 위에 위치한다.) 분리된 로렌쯔 펄스는 제2도의 파형 A와 같이 나타내지며, 라인(10)을 통해 인터페이스 되는 헤드 매체로 부터 생성되는 펄스를 대표한다. 제2도의 파형을 표시하는 대문자(A∼E)는 이들 파형들이 근거를 두고 있는 제1도의 각 노드에 상응함에 유의해야 한다.

순방향 필터(20)는 분리된 로렌쯔 펄스의 펄스 최적화를 위해(또는 균등화에 관련하여) 사용된다. 순방향 필터(20)는 입력파형의 선행구간을 줄이고(슬리밍), 하강구간을 확장(슬러링)하기 위해 동작한다. 이와 같은 모양의 펄스 모양을 형성하기 위해 상기 필터(20)는 타이밍 에러를 최소화하는 분리된 자기 펄스의 상승구간을 시간 속박한다. 또한 대역폭은 시스템의 신호대 잡음비를 최대화 하기 위해 보호된다. 순방향 필터(20)의 대역폭 감소는 로렌쯔 펄스의 하강 구간이 드롭(droop) 또는 슬러(slur)된 특징적인 파형 모양을 띠도록 한다. 결과적으로 신호대 잡음비를 최대화하기 위해 대역폭을 제한하는 동안, 라인(11)상에 최적으로 형성된 파형이 생성되는데, 타이밍 에러와 심볼간 간섭을 최소화하기 위해 적절한 상승 타임(rise time) 허용하는 분별력을 통해서 최적화 한다. 따라서, 제1도의 라인(11)을 통해 제공되는 출력은 제2도의 파형 B와 같이 나타낼 수 있으며, 입력되는 로렌쯔 자기 펄스와 비교해서 빠른 상승시간과 느린 하강시간을 갖는 특징이 있다. 입력 재생 파형의 모양을 최적화 함에 있어서, 이러한 형태의 균등화 없이 통상적으로 가능한 것 보다는 훨씬 더 높은 비트 밀도를 성취할 수 있다.

상술한 바와 같이, 종래의 다른 시스템들도 역시 펄스 슬리밍(Slimmin) 기법을 사용하고 있다. 그러나 종래의 다른 시스템들은 대칭적으로 펄스 슬리밍을 수행한다. 즉, 입력파형의 선행 구간 및 하강 구간이 모두 줄어든다. 대칭적인 균등화 수행후에 기록 시스템의 신호대 잡음비는 고주파 증폭에 기인한 잡음(noise power)의 증가에 의해 떨어진다. 피크 검출 판독 채널에 근접된 미분기를 사용하는 시스템에 있어서, 상기 미분기는 잡음 내에서 야기된 타임 에러를 실질적으로 증가시키는 잡음의 고주파 스펙트럼 성분을 증폭시킨다. 심볼간 간섭 역시 펄스 슬리밍이 부적절 할 때 자기 매체 기억 시스템에서 성취가능한 윈도우 마진(window margin)의 심각한 감소를 초래하는 피크 천이로 변형된다.

그러함에 비해, 본 발명은 동시에 대역폭이 감소하는 동안 입력 로렌쯔 펄스의 선행 구간만을 시간 속박하는 순방향 필터(20)를 사용한다. 그 결과는 상기의 입력펄스와 비교해 볼 때 슬림된 상승구간과 슬러된 하강구간의 특징을 갖는 최적화된 파형이 된다.

유효대역폭을 감소하는 동안 입력 자기 펄스의 선행 구간을 시간 속박함에 따라, 대칭적인 펄스 슬리밍 기법과 비교해 볼때 심볼간 간섭의 실질적인 감소를 실현시킨다. 극성 반전하는 재생 펄스로부터 디지틀 데이타를 복구하기 위해서는 아날로그 입력 헤드 펄스를 디지틀 천이로 변환함이 요구된다. 따라서, 제2도의 파형 B가 피크 값(점선 16에 나타남.)에 도달한 후 최대 진폭 레벨(선 18로 나타내었음.)을 유지한다면 바라는 재생 응답이 실현될 것이다. 다시 말해서, 상기의 요망되는 응답은 복구된 파형 B의 슬러된 부분, 또는 저주파 신호 성분을 획득한 것이다. 상기의 요망되는 응답과 실제의 응답과의 차는 무시할 수 있을 만큼 작고 초기 천이(initial transition)가 검출된 후에 시작되기 때문에, 양자화 피드백은 국부적으로 이러한 차이 신호를 발생시키기 위해 사용할 수 있다. 파형 B의 슬러된 부분의 보완을 나타내는 상기 차 신호는 순방향 필터(20)의 출력에 더해지며, 그것에 의해서 효과적으로 상기 응답을 균등화 한다.

양자화 피드백의 기본 원리 및 역사적 배경은 1955년 4월에 발간된 모던 네트워크 신서시스 볼륨 5의 페이지 45∼61에 수록된 W.R 베네트의 신서시스 오브 엑티브 네트워크에 전반에 걸려 다루어져 있다.

다시 제1도를 참조하면, 순방향 필터(20)의 출력은 합산기(21)에 연결된 라인(11)상에 인가된다. 합산기(21)의 또다른 입력으로서 양자화 피드백(QFB) 필터(23)로 부터 라인(15)을 통해 제공되는 출력을 입력한다. 합산기(21)의 출력단(12)은 비교기(22)의 입력단에 연결된다. 비교기(22)는 복조기(도면에 도시하지 않았음)에 2진 신호를 제공하기 위한 출력단(13)과, 양자화 피드백 루프의 일부를 형성하는 출력단(14)을 갖는다. 라인(14)은 양자화 피드백 필터(이하, QBP 필터라 함)(23)의 입력단에 연결된다.

동작함에 있어서, 상기 비교기(22)의 출력은 DC 조건하의 정상상태에서 비교기(22)를 그대로 유지시키기 위해 QFB 필터(23)가 작동한 뒤에는 정상적으로 논리 하이(high) 레벨이거나 또는 논리 로우(low) 레벨이거나 어느 하나에 귀속된다. 판독 채널 검출기는 반대극성(전달된 마지막 펄스에 반대되는)의 분리된 펄스가 기록 헤드로 부터 라인(10)을 통해 도달될 때까지 여전히 정상상태를 유지한다. 필터(20)에 의해 입력 로렌쯔 펄스가 슬림되고 슬러됨이 발생되는 경우는 이미 거론된 바와 같다. 비교기(20)의 입력임계(threshold)가 초과되면, 비교기(22)가 상태를 바꾼다. 상기의 임계 수준(threshold level)은 제2도의 파형 B에서 크로스(cross)된 라인(17)으로 나타내었으며, 비교기(22)의 반전된 스텝(Step) 출력을 파형 C로서 나타내었다. 상기의 반전된 단계 응답(step response)은 라인(14)을 통해 QFB 필터(23)의 입력단에 인가된다.

일반적으로, PFB 필터(23)는 파형 B의 슬러된 부분에 대해 상보형 응답(complimentary response)을 갖는 저역통과 필터를 포함한다. 바람직한 실시예에서 이용된 QFB 필터의 세부 설명은 후에 다루기로 한다. QFB 필터(23)의 보상 출력은 제2도의 파형 D로서 나타내었다. 제1도는 이 출력이 합산기(21)에 의해 더해지는 두 입력 신호중 한 입력단에 연결됨을 보여 준다.

합산기(21)는 요망되는 재생 신호를 나타내는 파형 E를 생성하기 위해, 순방향 필터(20) 및 QFB 필터(23)의 파형 B와 D를 합한다.

파형 E는 심볼한 간섭을 방지하기 위해서 상승시간(rise time)이 적당한 대역 제한 단계 응답으로서의 특징을 갖는다. 그 다음에 파형 E는 이미 자기 매체 상에 코딩(encode0된 디지틀 정보를 표시하는 디지틀 출력을 라인(13)으로 제공하는 비교기(22)에 라인(12)을 통해 입력된다.

양자화 피드백 균등화를 이용하는 기법은 신호대 잡음비의 심한 감소 없이 판독 채널의 2진 신호 속도 용량을 증가시킴이 증명되었다. 따라서, 판독 채널의 유효 단계 응답은 천이의 검출외에 단계(step)의 모양을 제어함으로써 더욱 더 명확하게 만들어진다.

보상 파형이 훨씬 더 일찍 정상 상태에 도달하기 때문에 시그널링(signalling) 속도는 심각한 심볼간 간섭없이 증가된다. 더우기, 수정한 현 결정 내용이 항상 수정한 과거 내용에 의존하기 때문에 에러 전파는 2비트로 제한된다. 예를 들어, 수정되지 않은 현 결정 사항이 발생된다면 (즉, 에러가 잡음 등에 의해 발생될 경우) 검출기는 양 또는 음 진행의 조기 천이를 행할 것이다.

수정 결정 사항에 해당하는 입력 펄스가 도달될 때, 그것은 보상기가 이미 스위칭 상태를 갖고 있으므로 무실될 것이다. 그러나, 시스템은 반대 극성의 다음 천이에 응하기 위해 수정 상태로 이미 진행하게 된다. 그러므로, 에러가 2비트를 진행한 후에 본 발명의 다음 비트를 적절히 인식하기 위해 수정 상태에 있게 된다.

제3도를 참조하면, 경화 디스크(rigid-disk) 자기 기록 시스템에 있어서 본 발명의 바람직한 실시예가 예시되어 있다. 전치 증폭기 출력신호의 자기 헤드는 현재 스퀄치 블럭(32)으로 입력되고, 그 블럭(32)은 스퀄치 제어 입력 신호를 수신한다. 스퀄치 블럭(32)은 쓰기 동작 동안 헤드 매체 인터페이스에서 생성된 신호들을 금지시키는데 사용된다. 쓰기 동작동안, 대규모 신호가 자기 헤드와 관련된 전치 증폭기에 의해 발생된다.

이러한 신호는 시스템이 쓰기 동작 동안 고정되는 아이들(idle)기준 주파수와 간섭하는 것으로 부터 금지되어야 한다.

읽기 모드에서 동작할 때, 스퀄치 블럭(32)은 전치 증폭 출력 신호에 대해 라인(34)을 통해 아날로그 멀티플렉스 유니트(31)로의 직접 전도로를 제공하기 위해 오프된다.

아날로그 멀티플렉스(31)는 라인(33)을 통해 자동이득제어(AGC) 블럭(50)으로 전치 증폭 출력 신호 또는 아이들 기준 신호를 접속시키는 데 사용되는 선택 입력을 갖고 있다. 아이들 기준은 서브 시스템으로부터 복구된 클럭을 나타내며, 서브의 모터 속도 변화를 트랙킹 하기 위한 수단을 제공한다. 읽기 채널 회로, 특히 그 회로에 포함된 위상 고정 루프를 데이타의 쓰기 동작동안 아이들 기준 주파수로 놓음으로써, 스우칭 천이가 최소화 된다. 읽기 및 쓰기 동작 간을 스위칭할 때 정상적으로 발생된 천이를 최소화 하는 것은 유효 데이타를 발생시키는데 필요한 총시간을 감소시킨다. 아이들 기준은 라인(35)상의 멀티플렉스(31)로 인가된다. 정형(shaping) 필터(30)는 수신된 아이들 기준을 사인(sine)파로 변환시키고 고차 고조파를 발생시킨다.

AGC 블럭(50)은 본 발명의 본 실시예에서 중요한 요소이다.

시스템은 합산기를 피딩하는 일정한 진폭 단계 응답을 사용하기 때문에 순방향 경로는 순방향 필터의 진폭 출력이 피드백 필터 진폭에 적절히 정합되도록 어느 정도의 크기 이득 제어를 필요로 한다. AGC 유니트(50)는 순방향 필터 응답에 대한 이러한 크기 제어를 수행한다. AGC 유니트(50)는 또한 헤드 대 헤드 및 디스크 대 디스크의 허용 오차에 대한 보상과 내부 트랙 대 외부 트랙의 허용 오차에 대한 보상이 요구된다.

AGC 유니트(50)는 라인(41)을 통해 순방향 필터(37)에 결합된 가변이득 증폭기(VGA)(36)로 구성된다. 순방향 필터(37)는 앞서 설명된 펄스 최적화를 수행하고, 제4도에 예시된 비최소(non-minimum) 위상 전달 기능을 수행하는 변경된 래더(ladder)망으로 구성된다.

제4도에서, VGA(36)로 부터의 미분 입력은 우선 캐페시터(C1 및 C2)를 통해 AC 결합된다. 그리고, 이것에 의해 어느 DC 성분을 제거하게 된다. 미분 결합은 시스템의 공통 모드 리젝션(rejection)비를 증가시키는 유용한 효과를 가진다. 제4도에 설명된 순방향 필터(37)의 나머지 성분들은 저지 대역 리젝션을 정형화 하는데 필요한 진폭 널(unll)을 제공하는 L3, C7, 및 L4, C8의 결합에 의해 6폴(pole) 래더망을 형성한다.

또한 요소들(L1, C3 및 L2, C4)은 바람직한 슬림 선생 구간을 달성하기 위한 일부 지연 보상을 제공한다.

순방향 필터(37)의 크기 전달 응답 및 그룹 지연 응답 곡선은 제7a도 및 제7b도에 각각 표시되어 있다.

제3도를 다시 참조하면, 순방향 필터(37)의 출력은 라인(51) 상에 발생된 미분 신호이다. 라인(51)은 합산기(61)와 재생(readback) 진폭 샘플러(sampler)(43)에 결합된다. 보상기(63)가 순방향 필터(37)의 출력에서 입력 임계치를 초과하는 천이를 검출할 때 그것은 상태를 변경시킨다. 이러한 천이는 이때 라인(30)을 통해 비교기 출력에 결합된 샘플 동기 회로(76)에 의해 검출된다. 샘플 동기 회로(76)는 라인(30)을 통해 대응 신호를 발생한다.

재생 진폭 샘플러(43)는 이때 순방향 필터(37)의 출력에 대한 피크 측정을 수행한다. 이러한 측정은 QFB 출력과 비교된 순방향 필터 응답의 상대 진폭을 결정하는데 사용된다. 재생 진폭 샘플러(43)는 간단한 샘플 및 유지 회로를 사용한 바람직한 실시예로 구현된다.

재생 진폭 샘플러(43)의 출력은 합산기(39)로의 차분 입력으로서 라인(45)상에 나타난다. 합산기(39)는 순방향 필터 응답의 진폭 측정치와 라인(46)상의 기준 진폭 블럭(44)에 의해 발생된 기준 진폭 신호를 비교한다. 기준 진폭 블럭(44)은 양자화 피드백 필터(69)에 의해 제공된 공통 모드 전압(평균치 미분 신호로서 이하 언급함)을 사용하고, 필요한 기준 진폭 신호를 발생하기 위해 적합한 전압 디바이더 망을 그것을 스케일하게 된다.

QFB 필터(69)는 라인(53)을 통해 기준 진폭 블럭(44)에 결합된다. 이와 같이, 합산기(39)는 라인(44 와 45) 상에 제공된 신호간 측정 진폭차에 응하여 라인(42) 상에 에러 신호를 발생하게 되고, 이때 라인(42) 상의 AGC 루프 보상망(38)에 결합된다. 망(38)에 의해 발생된 제어 신호는 순방향 필터(37)의 진폭 응답이 QFB 필터(69)에 정합되도록 VGA(36)의 이득을 조정한다. 그러므로, 전 AGC 루프는 에러 신호를 0으로 하여 기준 전압치와 크기에 동일한 순방향 필터의 샘플된 재생 진폭을 형성한다. 이러한 동작은 합산기(61)의 입력(51 과 53)에서 진폭 정합을 유지한다.

읽기 파형은 본 발명의 읽기 데이타 채널을 통해 처리되므로, 각 시그널링 요소 내의 천이의 존재 유무는 가변 주파수 클럭을 사용하여 검출된다. 데이타 비트 셀 또는 디텐트(detent) 타임으로 불리어진 보호용 가변 타임윈도우는 사용된 변조 코드의 속도에 의해 완전히 결정된다.

자기 기록용 변조 코드는 속박된 2진 시이퀀스로의 2진 데이타의 1대 1맵핑이고, 그것은 이때 NRZI(수정된 non-returned-to-zero)의 형태에서 자기 기록 매체상에 기록된다. 이러한 파형에서, 연속 천이 간의 최대 및 최소 공간들은 대응하는 2진 시이퀀스에서 2연속 천이들 간의 제로(O)들의 최대 및 최소 런(Run) 길이에 해당된다. 이와 같이, 자기 기록용 변조 코드들은 런 길이 제한 코드의 범위에 속한다. 이러한 코드들은 코드 파라미터(D,K)에 의해 특징되어지며, 여기서 D는 코팅 시이퀀스에서 2개의 연속치들 간의 제로(O) 들의 최소수를 나타내고 K는 최대수를 나타낸다.

파라미터(D)는 결과적인 심볼간 간섭에 있어서 가장 높은 천이 밀도를 제어한다. 파라미터(K)는 가장 낮은 천이 밀도를 제어하고 읽기 클럭의 동기를 위한 적당한 천이들의 주파수를 확보한다. 코드 속도는 비율 X/Y로서 쓰여지고, X는 코딩 시이퀀스에서 Y 2진 디지트로 맵핑된 데이타 비트수를 나타낸다.

RLL 코드는 그것의 속도 및 코드 파라미터에 의해 완전히 기술된다. (즉 X/Y (D.K)로서 쓰여짐). 최대 선형 밀도를 얻기 위해 본 발명의 바람직한 실시예는 RLL 변조 코드 2/3 (1,7)를 사용한다.

합산기(61)는 라인(62) 상에 출력을 발생시키는 라인을(51,52 및 58)상에 나타나는 신호들의 선형적 부가를 수행하고, 이때 그것은 비교기(63)로 입력된다. 비교기(63)는 VC7695와 같은 상용 가변 비교기로 구성될 수 있다. 비교기(63)의 출력은 데이타 동기 회로(68), 오프셋 검출기(65), 샘플 동기회로(76) 및 위상/주파수 검출기(77)에 연결된 라인(64)상에 발생된 미분신호이다.

디스크 속도 장애 때문에, 읽기 클럭 주파수는 항상 일정치 않게 된다. 그러므로, 읽기 클럭은 가변 주파수 발진기(VFO) 및 위상 고정 루프(PLL)를 사용한 본 발명에서 읽기 신호로 부터 복구된다. VCO와 PLL은 자동 위상 제어(APC) 루프(80) 내에 포함된다.

APC 루프(80)는 그 입력으로서 라인(64) 상에 발생된 비교기로 부터 출력된 비동기 데이타를 갖는다. 이러한 비동기 출력은 초기에 위상/주파수 검출기(77)에 의해 수신된다. 검출기(77)는 현 읽기 클럭과 비동기 데이타 간의 위상 및 주파수 차에 대응하는 에러 신호를 발생한다. 라인(85) 상에 발생된 에러 신호는 위상 보상망(83)을 구동한다. 위상 보상기(83)는 라인(85)의 에러 신호를 라인(87) 상의 제어 전압으로 변환시킨다. 이러한 제어 전압은 가변 주파수 발진기(VFO)(86)로 입력되고 VFO(86)의 주파수를 제어한다. VFO(86)는 연속적으로 디바이더(91)에 의해 분리된 라인(88) 상에 출력 주파수를 발생시킨다. 디바이더(91)의 출력은 라인(81)상에 나타나고 시스템의 디텐트 클럭을 나타낸다. 이러한 디텐트 클럭 신호는 직접 또는 디바이더(82)를 통해 샘플 동기 회로(76) 및 MUX(79)로 결합된다. 라인(78)은 피드백 루프를 완성하기 위해 MUX(79)를 위상/주파수 검출기(77)로 연결한다. 루프 안정화는 라인(64 와 78) 상에 나타나는 입력 신호들의 주파수 및 위상성분이 시간적으로 동일하게 일치할 때 달성된다. 전 APC 루프는 정상상태에서 0으로의 시간 일치를 가능케 하는 3차 루프이다.

주파수 디바이더(89)는 라인(88) 상에 나타나는 주파수를 3번 분할하고 이때 변조 디코더 회로에 결합된 데이타 클럭 출력을 발생시키는 3분할망이다. 2분할망 및 3분할망의 사용은 본 발명에서 사용된 특정 PLL 변조 코드(2/3 (1,7))와 일치한다. 디코딩 되지 않은 디지탈 파형의 비트셀 타임을 나타내는 이러한 디텐트 클럭은 2분할망(91)의 출력으로서 라인(81) 상에 발생된다. 2/3(1,7) 코드에 대해 천이들 간의 최소 시간은 2 디텐트이다. 이러한 디텐트 클럭은 또한 변조 디코더 회로(표시되어 있지 않음)로 출력된다.

APC 유니트(80)는 아이들 기준 상태 또는 재생(readback) 상태에서 동작될 수 있다. 프리앰블(preamble)에서 적절한 룩업(lockup)을 보장하기 위해, MUX(79)는 2분할망(82)을 포함하는 피드백 경로를 선택한다. 2분할 회로(82)는 검출기(77)로 피드백된 클럭 신호가 라인(84)상에 제공된 2 디텐트 셀 타임이 아니고 그 디텐트 셀 타임과 동일한 주기를 갖는다는 것을 보장한다. 디바이더(82)가 선택될 때, 검출기(77)는 라인(64 와 78)을 따라 주파수 및 위상차에 민감하게 된다. 모드제어는 라인(81)을 따라 검출기(77)와 MUX(79)에 제공된다. 모드 제어는 아이들링 및 재생(readback) 동작의 프리앰블 부분동안 하이 이다(모드 제어 하이는 MUX(79)에 의해 선택된 디바이더를 포함하는 피드백 경로에 해당한다). 모드 제어 천이는 재생 신호의 데이타 부분의 초기에서 로우이다. 그 부분에서, 디바이더(82)는 MUX(79)에 의해 선택되어지지 않고 라인(78)을 경유하여 검출기(77)에 직접 결합된다.

샘플 동기 회로(76)는 라인(84)을 따라 디텐트 클럭을 수신하고 그 클럭(복구된 클럭 속도를 나타냄)을 라인(75)을 경유하여 데이타 동기회로(68)로 보낸다. 특히 데이타 동기 회로(68)는 비교기(63)로 부터 비동기 데이타를 수신하는 JK 형 플립-플롭으로 구성되며 천이의 발생을 동시 발생한 복구 클럭의 윈도우 셀로 할당한다. 동기되거나 클럭된 데이타는 라인(67)을 따라 발생되고, 그것은 오프셋 검출기(65)와 QFB 필터(69)에 연결된 미분 신호이다.

제5도를 참조하면, QFB 필터의 상세한 회로 구조가 도시되어 있다. 필터(69)는 비최소 위상 전달 기능을 달성하도록 수정된 완전히 균형된 미분 래더망이고 저항(R3 내지 R6), 인덕터(L7 내지 L10) 및 캐페시터(C10 내지 C12)로 구성된다. 필터는 상보 파형을 순방향 필터의 하강 구간에 정합시키도록 충분한 자유도를 제공하는 제4차 망이다. 양자화 피드백 필터(69)를 특징지우는 전달 크기 응답 및 그룹 지연 응답은 각각 제 8a도 및 제8b도에 도시되어 있다.

다시 제3도를 참조하면, 본 발명의 읽기 채널 검출기는 또한 미분 증폭기 및 전자 회로에 의해 정상적으로 발생된 온도 및 시간 의존 오프셋 에러를 수정하기 위한 자동 오프셋 제어(AOC) 루프(60)를 포함한다. AOC 루프(60) 없이, 오프셋 에러는 공통적으로 펄스 페어링(pairing) 에러로서 언급된 타이밍 에러를 도입하고, 그것은 심볼간 간섭(ISI)에 영향을 미칠 수 있다. 예를 들어, 양(+) 전압 오프셋 에러는 그것이 정상 상태에 있는 것보다 입력 데이타 펄스의 상승 에지에서 더 늦게 그리고 하강 에지에서 더 빠르게 스위치되도록 비교기(63)를 유도할 것이다. 이때 제한된 데이타는내부로 페어링된 타임 발생을 갖게 된다. 역으로, 레벨이 너무 낮게 오프셋 되어 있다면, 제한된 데이타는 외부로 페어링 된다. AOC 루프(60)는 그러므로 총 오프셋 에러를 제로로 만들게 된다.

AOC 루프(60)는 통사의 디지탈 논리 회로로 구성되는 오프셋 검출기(65)를 포함한다. 검출기(65)는 라인(64)을 따라 비동기 데이타를 그리고 라인(67)을 따라 동기 데이타를 수신한다. 이러한 두 신호들로부터, 검출기(65)는 오프셋 보상망(59)으로 입력된 라인(66)상의 에러 신호를 발생한다. 망(59)은 루프 안정을 위해 수정 보상을 제공하는 일련의 동작 증폭기, 저항, 및 캐페시터로 구성된다. 보상망은 라인(58)을 따라 합산망(61)으로 오프셋 수정 전압을 피드백 시킨다.

제9도는 본 발명의 바람직한 실시예의 오프셋 검출기 수단(65) 및 오프셋 보상 수단(59)을 나타낸다. 오프셋 검출기(65)는 오프셋 전압을 발생하도록 보상망으로 전류를 공급하는 충전 펌프에 결합된 한쌍의 위상 검출기로 구성된다. 오프셋 전압은 합산노드(61)로 입력된다. 제1 위상 검출기는 동기회로(68)의 양 및 음 동기 데이타 출력을 수신하기 위한 D플립플롭(100 과 102)을 포함한다. 동기 데이타 라인은 D플립플롭(101 rhk 103)의 클럭 입력에 직접 연결된다.

비교기(63)로 부터의 비동기 데이타는 또한 검출기(65)에 입력된다. 비동기 데이타가 도착한 후, 그것은 인버터(104∼106) 및 캐페시터(107)로 구성되는 망에 의해 지연된다. 캐페시터(107)는 데이타 동기회로(68)를 통해 신호 지연을 적절히 정합시키도록 하기 위해 지연을 조정하는데 사용된다. 이 방식으로 비동기 데이타를 지연시킴으로써, 비동기 및 동기 데이타 천이는 동시에 플립플롭(100∼103)의 클럭 입력으로 제시된다.

각 D플립플롭의 입력은 개방된 채로 놓아 두거나 또는 직접 접지 전위(ground potential)에 연결된다.

이는 상기 각 D플립플롭의 D-입력단에 논리 0을 제공한다. D플립플롭(100, `101)의 부출력단()은 OR 게이트(109)에 연결되는 반면, D 플립플롭(102, 103)의 부출력단()은 OR 게이트(108)에 연결된다. 상기 OR 게이트(108, 109)의 비반전 출력단도 또한 AND 게이트(110)의 입력단에 연결된다. 상기 AND 게이트(110)의 출력은 라인(111)을 통해 상기 각 D플립플롭의 세트 입력 핀에 연결된다. 따라서, 상술한 위상 검출장치는 비동기 데이타 펄스와 동기 데이타 펄스간의 위상차를 감지하기 위해 동작한다. 이러한 위상차는 보통 전압 레벨 오프셋(offset) 차에 의해 나타난다. (논리소자들(100∼110)은 특수하게 고속 스위칭되는 ECL-형 논리 게이트들로 구성한다. 그 예로, 바람직한 실시예에서 상기 D플립플롭(100∼103)은 모터롤라사에 의해 제작된 부품번호 MC10H131로 구성한다.)

오프셋 검출기(65)의 동작을 더 잘 설명하기 위해 자동 오프셋 제어 루프내로 양(positive) 레벨 에러가 유입된다고 가정한다. 플립플롭(100∼103)은 초기에 세트 상태 즉, 정출력(Q)은 하이(high)이고 부출력()은 로우(low)인 상태에 있게 될 것이다. 차기 동기 데이타 펄스의 첫번째 상승 구간(rising edge)에서, 상기 플립플롭(100)이 클록되며, 이에 의해 부출력()이 하이로 스위칭된다. 이러한 변동은 OR 게이트(109)의 비반전 출력단(동시에 AND 게이트(110)의 입력단도)이 하이로 되게 한다. OR 게이트(109)는 비동기 데이타의 상응하는 상승 구간이 오프셋 검출수단(65)의 입력단에 도달될 때까지 하이 상태를 유지할게 될 것이다. 결국에는 비동기 데이타 펄스가 플립플롭(103)을 클록할 것이며, 그것에 의해 자체의 부출력()이 하이로 스위칭 된다. 이 하이 출력은 OR 게이트(108)를 통해 AND 게이트(109)의 두 번째 입력단에 연결된다.

AND 게이트(110)는 두 입력이 모두 하이일 때 라인(111)을 통해 논리 1을 출력한다. 이번에는 이 출력이 플립플롭(100∼103)의 세트핀을 하이가 되도록 한다. 동시에 수행되는 플립플롭(100∼103)의 세팅은 위상 검출기가 초기상태 즉, 모든 부출력단()이 로우 상태로 되돌아 가도록 한다. 따라서, 비동기 및 동기 데이타 간의 위상차가 검출되었을 때만 상기 OR 게이트(108, 109)의 비반전 출력이 하이로 된다. 그들이 하이 상태를 유지하는 시간은 검출된 에러의 크기에 직접적으로 관련된다. 이와 같이, OR 게이트(108∼109)에 의한 출력은 상기 루프의 레벨 에러 신호에 해당한다.

상기 OR 게이트(108, 109)의 구별되는 두 경로의 출력은 제9도에 나타낸 바와 같이 트랜지스터(116∼117) 및 트랜지스터(123, 124)를 포함하는 충전 펌프 부분의 미분 증폭기에 각각 연결된다. 저항(112∼115)은 OR 게이트(108, 109)의 전류 출력(current output)을 제한하기 위해 사용된다. 구별되는 페어(pair)를 위한 바이어스 전류는 트랜지스터(118, 125, 126)와 저항(127∼130)을 포함하는 바이어스 네트워크(bias network)에 의해 제공된다. 바이어스 제어 전압(V_CNTR)은 트랜지스터(118, 125, 126)에 필요한 동작 전위(operatior potential)를 제공한다. 12볼트의 공급전원과 노드(120) 간에 연결된 저항(119)은 전압 강하를 일으켜 상기 노드(120)가 본 실시예에서 대략 8.1 볼트를 유지하도록 한다.

검출기(65) 충전 펌프 부분의 동작을 설명하기 위해 위에 주어진 예를 다시 한번 고찰해 본다. 초기에 OR 게이트(108, 109)의 비반전 출력단은 로우인 반면 반전 출력단은 하이 이다.

따라서, 도통된 트랜지스터(123, 116)에는 전류가 흐르는 반면, 트랜지스터(117, 124)에는 기본적으로 미소전류만이 흐르거나 또는 전류가 흐르지 않을 것이다. 이것 때문에 캐페시터(131)의 펌프-H(Pump-H) 및 펌프-L(Pump-L) 단자가 동일한 전위, 다시 말해서, 노드(120)의 전위(약 8볼트임.)와 같은 전위를 갖는다. 위에서 설명된 위상차가 검출되면, OR 게이트(109)는 트랜지스터(124)가 도통 상태로 되고 트랜지스터(123)는 차단 상태로 되도록 상태를 전환한다. 이 결과로 저항(122)과 캐페시터(131)(상기 펌프-H 및 펌프-L 출력단을 나타냄)를 통해 전압 강하가 생긴다. 전류 또는 전하 전송자(charge transfer)는 잘 알려진 관계식(I=CdV/dt)에 의하여 충전 펌프의 펌프-H 및 펌프-L 출력단으로 제공된다.

상기 검출기(65)의 펌프-H 및 펌프-L 출력단은 제9도에 도시된 바와 같은 오프셋 보상수단(59)의 입력단에 연결된다. 상기 보상 회로(compensation network)(69)는 기본적으로 차동입력을 비동기 및 동기 데이타 입력 위상차가 0이 되도록 하는 전압 오프셋으로 변환한다.

상기 보상 회로는 증폭기(147), 캐페시터(144, 146) 및 저항(141∼143, 145, 148)을 포함하는 저역 통과/앰퍼시스(emphasis) 필터를 포함하여 구성한다. 레벨 고정 루프 이득 제어는 저항(149) 값에 의해 설정된다. 상기 보상 회로의 두 번째 단(stage)은 증폭기(156), 궤환(feedback) 캐페시터(155), 저항(157, 158, 160) 및 케페시터(159)를 포함하는 적분기로 구성한다.

제10a도 및 제10b도는 각각 양(positive) 및 음(negative) 오프셋 에러를 예시하는 타이밍도이며, 보상 에러 신호는 바람직한 실시예의 오프셋 검출기에 의해 생성된다. 제10a도를 참조하면, 데이타는 임계(throshold)가 제로 교차(zero-crossing)를 지나 초과될 정도로 양(positive) 레벨 에러를 갖음을 나타낸다. 이는 동기 데이타와 비교해 볼 때 제한된 데이타(limited data) 펄스를 안쪽으로 줄어들게 하는 원인이 된다. (상기의 동기 데이타는 복구된 클럭에 동기된다). 따라서, 상기의 레벨 에러가 발생되고 합산기(61)의 입력단에 제공되며, 제한된 데이타 또는 비동기 데이타와 동기 데이타 간의 차를 교정하기 위해 동작한다. 마찬가지로, 제10b에서는 임계가 제로 교차에 못미치게 초과된 정도의 음(negative) 레벨 에러를 보유하는 데이타를 나타낸다. 이는 동기 데이타와 비교해 볼 때 제한된 데이타 펄스(limted data pulse)를 밖으로 확장시키는 원인이 된다. 결과 레벨 에러는 이러한 불일치를 교정하는 양(positive) 펄스 페어(pair)이다.

이제 제6도를 참조하면, 합산 네트워크(61)의 회로도가 도시되어 있다. 양 및 음의 순방향 필터 출력단이 각각 트랜지스터(Q6,Q7)의 베이스에 연결되며, 양 및 음 QFB 필터 출력단은 각각 트랜지스터(Q8,Q9)의 베이스에 연결된다.(제6도에 도시된 모든 트랜지스터는 통상의 NPN 트랜지스터이다.) 트랜지스터(Q6,Q7)는 트랜지스터(Q10,Q11)와 저항(R23,R24, 및 R19)을 포함하는 커런트 미러(current mirror)의 일부이다. 마찬가지로, 트랜지스터(Q8,Q9)와 결합되는 커런트 미러는 트랜지스터(Q12,Q13)과 저항(R25,R26 및 R20)을 포함한다. 트랜지스터(Q10 내지 Q13)의 바이어스 전압은 트랜지스터(Q14)와 저항(R21,R22)에 의해 제공된다. 이들 차동 커런트 미러는 합산 노드(-SUM, +SUM)에 연결된다.

오프셋 보상은 제6도의 트랜지스터(Q4) 베이스 입력단에 제공된다.

세 번째 차동 커런트 미러는 트랜지스터(Q1 내지 Q5)와 저항(R10 내지 R18)을 포함한다. 제6도의 각 커런트 미러가 동일한 합산 노드의 페어(pair)에 연결되어 있기 때문에 가법적 효과가 성취된다. 따라서 (63)의 입력단에 나타나는 신호는 상기 순방향 필터, 상기 양자화 피드백 필터 및 상기 자동 오프셋 제어 루프 출력의 선형 합으로 나타난다.

물론, 상술한 설명은 본 발명의 바람직한 실시예에만 관한 것이며, 다양한 수정이 본 발명의 정신과 범위를 벗어나지 않고서 이루어질 수 있다. 또한 여기서 사용된 용어와 표현은 제한이 아니고 설명을 하기 위한 용어로서 사용된 것이다. 즉, 이러한 용어와 표현의 사용에 있어서 표시되고 설명된 특징들의 등가물 또는 그것의 부분들을 배제하려는 의도는 없다. 따라서 다양한 수정이 청구된 발명의 범위내에서 가능하다.

Claims (17)

1. 입력 펄스의 선행 구간(leading edge)의 시간 속박을 수행하고 대역폭을 감축하며, 슬림된(slimed) 선행 구간을 갖고 대역폭 감축 결과로서 상기 입력 펄스와 비교하여 슬러된(slurred) 하강 구간을 갖는 최적으로 정형된 펄스를 발생시키는 순방향 필터 수단;

   등화된 입력 펄스에 대한 단계 응답을 발생시키기 위한 비교기 수단;

   상기 단계 응답을 수신하고 그것으로 부터 보상 파형을 발생시키며 상기 보상 파형은 실질적으로 상기 최적으로 정형된 펄스의 상기 슬러된 하강 구간에 실질적으로 상보형으로 되어 있는 양자화 피드백 수단; 및

   디지틀 정보가 상기 입력 펄스로 부터 복구될 수 있도록 상기 비교기 수단으로 입력하기 위한 상기 등화된 입력 신호를 발생시키도록 상기 최적으로 정형된 펄스와 상기 보상 파형을 합산하기 위한 합산 수단으로 구성된 것을 특징으로 하는 판독 채널 검출기.
2. 자기 기록 시스템에 있어서, 자기 기록 헤드에 의해 발생된 재생 파형으로부터 디지틀 데이타를 복구하기 위해,

   타이밍 에러를 최소화 하기 위해 상기 자기 헤드로 부터 수신된 격리된 자기 펄스의 상승 구간을 시간 속박하고 신호대 잡음비를 최대화 하기 위해 대역폭을 감축하며 상기 격리된 자기 펄스와 비교하여 슬림된 상승 구간과 슬러된 하강 구간을 갖는 최적으로 정형된 펄스를 발생시키는 순방향 필터 수단;

   등화된 입력 신호의 응답으로서 단계 응답을 발생시키기 위한 비교기 수단;

   상기 단계 응답 출력을 수신하고 그것으로 부터 보상 파형을 발생시키며, 상기 보상 파형을 상기 최적으로 정형된 펄스의 상기 슬러된 하강 구간에 실질적으로 상보형으로 되어 있는 양자화 피드백 필터 수단; 및

   2진 시그널링 속도 능력이 실질적인 심볼간 간섭없이 증가되도록 상기 비교기 수단으로의 입력을 위한 상기 등화된 입력 신호를 발생시키기 위해 상기 최적으로 정형된 펄스와 상기 보상 파형을 합산하기 위한 합산 수단으로 구성된 것을 특징으로 하는 판독 채널 검출 회로.
3. 제2항에 있어서,

   그 상승시간이 잡음 및 심볼간 간섭으로부터 발생한 타이밍 에러들을 최소화 하는데 적합한 대역 제한된 단계 함수로서 그러한 등화된 입력 신호가 특징되어 지도록 상기 보상 파형은 상기 최적으로 정형된 펄스의 초기 천이 후에 시작되는 것을 특징으로 하는 판독 채널 검출 회로.
4. 제3항에 있어서,

   상기 디지틀 데이타의 상기 천이가 상기 복구된 클럭의 윈도우 셀 내에서 발생되도록 상기 재생 파형으로부터 복구된 클럭을 발생시키고 사이 디지틀 데이타를 동기시키기 위한 데이타 동기 수단을 더 포함하는 것을 특징으로 하는 판독 채널 검출 회로.
5. 제4항에 있어서,

   상기 보상 파형의 진폭을 정합시키도록 상기 슬림 및 슬러된 자기 펄스의 진폭을 조정하기 위한 이득 보상 수단을 더 포함하는 것을 특징으로 하는 판독 채널 검출 회로.
6. 제5항에 있어서,

   상기 등화된 입력 신호와 관련된 오프셋 에러를 수정하기 위해 상기 비교기 수단으로부터 상기 디지틀 데이타를 수신하고 상기 데이타 동기 수단으로 부터 상기 디지틀 데이타를 수신하며, 상기 합산 수단에 의해 상기 등화된 입력신호에 부가된 오프셋 에러 신호를 발생시키는 오프셋 보상 수단을 더 포함하는 것을 특징으로 하는 판독 채널 검출 회로.
7. 제6항에 있어서,

   상기 데이타 동기 수단을 위상 고정 루프로 구성된 것을 특징으로 하는 판독 채널 검출 회로.
8. 제7항에 있어서,

   상기 순방향 필터 수단은 비최소 위상 전달 기능을 달성하는 수정된 래더(ladder) 망으로 구성된 것을 특징으로 하는 판독 채널 검출 회로.
9. 제6항에 있어서,

   상기 등화된 피드백 필터 수단은 비최소 위상 전달 기능을 달성하는 수정된 레더망으로 구성된 것을 특징으로 하는 판독 채널 검출 회로.
10. 제6항에 있어서,

    읽기 동작으로의 스위칭 후에 유효 데이타를 발생시키는데 필요한 시간을 최소화 시키도록 데이타의 쓰기 동작 상기 회로를 아이들(idle) 기준 주파수로 동작시키기 위한 수단을 더 포함하는 것을 특징으로 하는 판독 채널 검출 회로.
11. 자기 기록 시스템에 있어서, 코딩된 자기 매체를 통과하는 자기 기록 헤드에 의해 발생된 일련의 격리된 자기 펄스로 부터 디지틀 데이타를 복구하기 위해,

    (a) 상기 자기 기록 헤드로 부터 수신된 자기 펄스의 선행 구간의 시간 속박을 행하고 대역폭을 감축하며, 이것에 의해 상기 자기 펄스와 비교된 슬림된 선행 구간과 슬러된 하강 구간을 가진 최적으로 정형된 펄스를 발생시키는 단계;

    (b) 상기 슬림된 선행 구간이 어떤 임계치를 초과할 때 단계 응답 신호를 발생시키는 단계;

    (c) 상기 자기 펄스의 상기 슬러된 하강 구간에 실질적으로 상보 관계에 있는 상기 단계 응답신호로 부터 보상 파형을 발생시키는 단계;

    (d) 상기 디지틀 데이타의 양방향 천이 또는 음방향 천이를 나타내는 등화된 신호를 발생하기 위해 상기 보상 파형과 상기 최적으로 정형된 펄스를 합산하는 단계로 구성된 것을 특징으로 하는 디지틀 데이타 복구방법.
12. 제11항에 있어서,

    상기 등화된 신호는 실질적으로 대역 제한된 단계 함수인 것을 특징으로 하는 방법.
13. 제12항에 있어서,

    상기 디지틀 데이타를 나타내는 디지틀 비트 스트림을 발생하기 위해 상기 단계 (a) 내지 (d)를 반복하는 부가 단계를 더 포함하고 있는 것을 특징으로 하는 방법.
14. 제13항에 있어서,

    상기 디지틀 비트 스트림으로부터 복구된 클럭을 발생시키고 상기 복구된 클럭으로 상기 제한되고 등화된 신호를 동기시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
15. 제14항에 있어서,

    진폭에 있어서 상기 보상 파형을 정합시키도록 상기 최적으로 정형된 펄스를 조정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
16. 제15항에 있어서,

    오프셋 에러를 위한 상기 등화된 신호를 수정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
17. 제16항에 있어서,

    읽기 동작으로의 스위칭 후에 유효 데이타를 발생시키는데 필요한 시간을 최소화 하도록 데이타의 쓰기 동안 아이들(idle) 기준 주파수를 발생시키는 단계를 더 포함하는 것을 특징으로 하는 방법.