KR0136689B1

KR0136689B1 - 디바이스 식별어드레스 확장회로

Info

Publication number: KR0136689B1
Application number: KR1019940029938A
Authority: KR
Inventors: 김태경
Original assignee: 문정환; 엘지반도체주식회사
Priority date: 1994-11-15
Filing date: 1994-11-15
Publication date: 1998-04-29
Also published as: KR960019988A

Abstract

본 발명은 디바이스 식별어드레스 확장회로에 관한 것으로, 종래에는 디바이스 식별어드레스 구분을 위한 특정핀에 전원단자(VDD)나 접지(GND)만을 연결하기 때문에 핀하나로 두개의 칩만을 구분할 수 있으나 두개이상의 칩을 구분하기 위해서는 2개이상의 식별(ID)핀을 만들어야 하므로 제조단가가 높아지는 문제점이 있었다. 따라서 본 발명은 한개의 핀으로 네개의 같은 칩을 구분할 수 있도록 함으로써 칩 설계시 핀의 갯수를 줄일 수 있고, 제조단가를 낮출 수 있도록 한다.

Description

디바이스 식별어드레스 확장회로

제1도는 종래 디바이스 식별어드레스 검출회로도.

제2도는 본 발명의 디바이스 식별어드레스 확장회로도.

제3도는 제2도에서 각 부의 입출력 파형도.

제4도는 캐패시터 값에 따른 디바이스 식별어드레스 입력단의 전위값의 시간에 따른 변화를 나타낸 그래프.

* 도면의 주요부분에 대한 부호의 설명

11∼14 : 버퍼 15, 16, 20∼23 : 앤드게이트

17 : 원펄스 카운터 18 : 멀티플렉서

24∼27 : 래치 28 : 디멀티플렉서

29 : 인버터 C1 : 캐패시터

본 발명은 디바이스 식별어드레스(Device Identification Address) 확장회로에 관한 것으로, 특히 한 시스템 보드상에 같은 칩이 여러개 사용되고 각 칩의 내부 레지스터에 서로 다른값을 쓰고자 하는 시스템에 적당하도록 하는 디바이스 식별어드레스 확장회로에 관한 것이다.

종래 디바이스 식별어드레스 검출회로는 제1도에 도시된 바와같이 칩 외부로 부터 입력받는 어드레스(inid7 : 0)와, 이들 각 비트의 반전값을 만들어 출력하는 인버터(I1∼I8)와, 상기 어드레스와 인버터를 통해 인가되는 신호중 하나와 디바이스 식별구분을 위한 특정핀(exid)으로 부터 오는 신호를 배타적 노아링을 행하는 배타적 노아게이트(XNR1)와, 입력되는 어드레스 또는 인버터를 통해 인가되는 신호의 조합과 배타적 노아게이트(XNRl)의 출력신호에 대하여 앤드조합한 신호(id)를 출력하도록 하는 앤드게이트(adl)로 구성된다.

이와같이 구성된 종래의 기술에 대하여 살펴보면 다음과 같다.

디바이스 식별어드레스 구분을 위한 특정핀(exid)이 접지(GND)로 묶여 있을 경우 이 회로는 외부에서 오는 어드레스 신호(inid7 : 0)가 10101010일 때만 출력신호(id)가 발생한다.

즉, 10101010의 어드레스 신호가 입력되면 신호 1은 그대로 앤드게이트(ADl)에 입력되고 신호 0은 인버터(I2, I4, I6)를 통해 반전되어 1로 바뀌어 입력될때 접지(GND)와 묶여있는 특정핀(exid)의 0신호는 버퍼(buf)를 통해 배타적 노아게이트(XNR1)의 일측으로 그리고 그의 타측으로 어드레스 신호중 1의 신호가 입력됨에 따라 배타적 노아링된 1신호가 출력되어 상기 앤드게이트(ADl)의 나머지 한 신호로 입력되어 앤드조합된 신호 1을 출력한다.

또한, 디바이스 식별어드레스 구분을 위한 특정핀(exid)이 전원단자(VDD)와 묶여있을 경우 이 희로는 외부에서 오는 신호(inid7 : 0)가 10101011일 경우에만 출력신호(id)를 발생한다.

이와같은 경우에도 상기에서와 같은 동일한 동작을 행한다.

즉, 한 시스템 보드상에 같은 칩이 두개 존개하고, 각 칩의 내부레지스터에 서로 다른 값을 저장하고자 할때 한 칩의 디바이스 식별어드레스 구분을 위한 특정핀에는 접지(GND)를 연결하고, 다른 한 칩의 디바이스 식별어드레스 구분을 위한 특정핀에는 전원단자(VDD)를 연결함으로써 상호간에 서로 다른 식별 어드레스를 지정할 수 있다.

그러나, 이와같이 동작하는 종래의 기술에 있어서 디바이스 식별어드레스 구분을 위한 특정핀에 전원 단자(VDD)나 접지(GND)만을 연결하기 때문에 핀하나로 두개의 칩만을 구분할 수 있으나 두개 이상의 칩을 구분하기 위해서는 2개이상의 식별(ID)핀을 만들어야 하므로 제조단가가 높아지는 문제점이 있었다.

따라서 본 발명의 목적은 한개의 핀으로 네개의 같은 칩을 구분할 수 있도록 함으로써 칩 설계시 핀의 갯수를 줄일 수 있고, 제조단가를 낮출 수 있도록 한 디바이스 선택어드레스 확장회로를 제공함에 있다.

상기 목적을 달성하기 위한 본 발명은 리셋신호를 입력받아 버퍼링한 후 캐패시터(C1)에 전달하기 위한 출력버퍼(14)(12)와, 상기 캐패시터의 양단 전위차에 따른 신호를 입력으로 받는 3Volt 인버팅전압을 갖는 인버터로 구성된 버퍼(11)와, 상기 출력버퍼(14)를 통한 리셋신호와 버퍼(13)를 통해 입력되는 클럭신호를 받아 리셋이 끝난 후 클럭을 만드는 앤드게이트(15)와, 상기 앤드게이트(15)의 클럭신호에 따라 입력버퍼(11)를 통해 입력되는 캐패시터 용량에 따라 클럭시작위치를 바꾸어주는 앤드게이트(16)와, 상기 앤드게이트(15)로 부터 입력되는 클럭의 0값에서 15값까지 한번만 카운트하는 원펄스 카운터(17)와, 상기 원펄스 카운터(17)의 출력을 멀티플렉싱하여 기준 타이밍을 만드는 멀티플렉서(18)와, 상기 멀티플렉서를 통한 캐패시터 용량에 1 : 1 대응되어 기준타이밍에 맞추어 한번의 신호를 발생하는 앤드게이트(20∼23)와, 상기 앤드게이트(20∼23)들로 부터 출력되는 한번의 신호를 받아 유지해주는 래치(24∼27)와, 상기 래치(24∼27)로 부터 출력되는 신호를 다시 디멀티플렉싱하여 두 비트의 식별(ID)코드를 발생시키는 디멀티플렉서(28)로 구성한다.

이와같이 구성된 본 발명의 작용 및 효과에 대하여 상세히 설명하면 다음과 같다.

버퍼(14)로 입력되는 제3도의 (가)와 같은 리셋신호(resetn)가 하이 상태로 되는 순간부터 출력버퍼(12)가 캐패시터(C1)에 충전하기 시작하여 소정시간이 지나 상기 캐패시터(C1) 양단 전위차가 3Volt를 넘으면 입력버퍼(11)의 출력이 하이상태가 됨과 아울러 상기 리셋신호(resetn)는 앤드게이트(15)로 한쪽 입력단으로 인가된다.

상기에서 리셋이 끝나면 앤드게이트(15)는 리셋신호(resetn)가 인가되는 측에 관계없이 그의 다른쪽 입력단으로 인가되는 버퍼(13)를 통한 제3도의 (나)에서와 같은 클럭(clock)이 그대로 앤드게이트(16)와 원펄스 카운터(17)로 각각 출력한다.

그러면 상기 앤드게이트(16)에서 캐패시터 용량에 따른 일정시간이 지난후에 발생하는 입력버퍼(11)의 출력에 의해 인에이블되어 캐패시터 용량에 따른 일정시간이 지난후에 발생하는 클럭신호를 만든다.

그리고, 상기 원펄스 카운터(17)는 입력되는 클럭중 0값에서 15값까지 한번씩만 카운트한 제3도의 (다)에서와 같은 값을 멀티플렉서(18)로 전달하여 주면, 상기 멀티플렉서(18)는 각 클럭의 위치를 알려주는 기준신호를 만들어 출력하는데 이는 제3도의 (라)에 도시한 바와같다.

상기 멀티플렉서(18)의 출력은 식별코드 0에 해당하는 용량의 캐패시터가 연결되었을 경우에 발생하는 제3도의 (마)에서와 같은 앤드게이트(16)의 신호와 앤드게이트(20∼23)를 통해 앤도조합되고 그 조합되어 만들어진 제3도의 (바)에서와 같은 신호(mid1, mid2, mid3, mid4)는 래치(24∼27)에 세트되어 임시저장된다.

상기 래치(24∼27)에 저장되었던 신흐는 각각 디멀티플렉서(28)에 입력되면, 그 디멀티플렉서(28)는 디멀티플렉싱하여 최종출력 0을 만든다.

그리고, 식별 코드 1에 해당하는 용량의 캐패시터가 연결됐을 경우에 앤드게이트(16)를 통한 신호(tid)와 멀티플렉서(18) 출력을 앤드게이트(21∼23)를 통해 조합한 결과로 mid2, mid3, mid4신호가 발생하고 래치(25∼27)를 통해 세트된 후 디멀티플렉서(28)를 통해 디멀티플렉싱된 최종출력 1을 만든다.

마찬가지로 식별코드 10에 해당하는 용량의 캐패시터가 연결되었을 경우 앤드게이트(16)를 통해 만들어진 신호(tid)와 멀티플렉서(18)의 출력을 앤드게이트(22, 23)를 통해 조합한 신호(mid3, mid4)가 발생되고 래치(26, 27)가 저장하고 있다가 디멀티플렉서(28)에서 디멀티플렉싱하여 최종출력 10을 만든다.

마지막으로 식별코드 11에 해당하는 용량의 캐패시터가 연결되었을 경우 앤드게이트(16)를 통해 만들어진 신호(tid)와 멀티플렉서(18)의 출력을 앤드조합한 결과로 mid4신호가 발생하고 래치(27)에 세트되어 있다가 디멀티플렉싱하여 최종출력 11을 만든다.

상기에서와 같은 최종출력을 외부에서 오는 식별어드레스에 추가하여 판독함으로써 같은 칩을 여러개 사용할 경우 상호간을 구분할 수 있다.

제4도는 각 칩에 각기 다른 용량의 캐패시터를 연결했을 경우 리셋이 끝난 후 디바이스 식별 어드레스 입력단의 전위값의 시간에 따른 변화를 나타낸 것이고, 각 클럭펄스의 상승에지에서 3Volt 인버팅레벨과의 관계를 나타낸 것이다.

가장 작은 캐패시터를 연결한 곡선①의 경우 리셋(reset)후 발생하는 첫번째 클럭펄스가 발생할때에 맞추어 3Volt 이상 상상하므로 첫번째 클럭이 발생하는 시점에서 mid1신호를, 두번째 클럭이 발생하는 시점에서 mid2, 세번째 클럭이 발생하는 시점에서 mid3를 발생시키며, 네번째 클럭이 발생하는 시점에서 mid4를 발생시켜 전 래치를 세트한다.

두번째 용량의 캐패시터를 연결한 곡선②의 경우 리셋 후 발생하는 두번째 클럭펄스가 발생할 때에 맞추어 3Volt이상 상승하므로 두번째 클럭이 발생하는 시점에서 mid2를 발생시키고, 네번째 클럭이 발생하는 시점에서 mid3를 발생시키며, 여덟번째 클럭이 발생하는 시점에서 mid4를 발생시켜 래치(25∼27)에 세트한다.

이상에서와 같은 방식으로 세번째와 네번째 용량의 캐패시터를 연결할 경우에도 동일한 동작을 한다.

또한 상기에서 캐패시터 대신 저항을 사용하여 저항비에 따른 전압 레벨 조정으로 구현할 수 있으나 정상상태에서 전류가 계속 흐르는 것이 단점이다.

이상에서 상세히 설명한 바와같이 본 발명은 1개 핀으로 4개의 같은 칩을 구분할 수 있으므로 칩 설계시 핀의 개수를 줄일 수 있어 제조단가를 낮출 수 있도록 한 효과가 있다.

Claims

리셋신호를 입력받아 버퍼링한 후 캐패시터(C1)에 전달하기 위한 출력버퍼와, 상기 캐패시터의 양단 전위차에 따른 신호를 입력으로 받는 3Volt 인버팅전압을 갖는 인버터로 구성된 입력버퍼와, 상기 출력버퍼를 통한 리셋신호와 버퍼를 통해 입력되는 클럭신호를 받아 리셋이 끝난 후 클럭을 만드는 앤드게이트와, 상기 앤드게이트의 클럭신호에 따라 입력버퍼를 통해 입력되는 캐패시터 용량에 따라 클럭 시작위치를 바꾸어주는 앤드게이트와, 상기 앤드게이트로 부터 입력되는 클럭의 0값에서 15값까지 한번만 카운트하는 원펄스 카운터와, 상기 원펄스 카운터의 출력을 멀티플렉싱하여 기준 타이밍을 만드는 멀티플렉서와, 상기 멀티플렉서를 통한 캐패시터 용량에 1 : 1 대응되어 기준타이밍에 맞추어 한번의 신호를 발생하는 앤드게이트들과, 상기 앤드게이트들로 부터 출력되는 한번의 신호를 받아 유지해주는 래치들과, 상기 래치로 부터 출력되는 신호를 다시 디멀티플렉싱하여 두 비트의 식별(ID)코드를 발생시키는 디멀티플렉서로 구성된 것을 특징으로 하는 디바이스 식별어드레스 확장회로.