KR100491733B1 - 다수의 어드레스 설정 방법 및 장치 - Google Patents

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Abstract

본 발명은 다수의 어드레스를 설정하는 방법에 관한 것이다. 이 방법은 제1 디바이스 모듈에 대하여 제1 모듈 식별자를 설정하는 단계를 구비한다. 이 방법은 또 제1 디바이스에 대하여 제1 어드레스를 설정하는 단계를 구비하고, 상기 제1 어드레스는 상위 부분 및 하위 부분을 포함한다. 상기 방법은 또 제2 디바이스에 대하여 제2 어드레스를 설정하는 단계를 구비하고, 상기 제2 어드레스는 상위 부분 및 하위 부분을 포함하고, 상기 제1 디바이스에 대하여 제1 어드레스를 설정하는 단계는 제1 어드레스의 상위 부분을 제1 모듈 식별자로 설정하고, 제1 어드레스의 하위 부분을 제1값으로 설정하는 단계를 구비하고, 제2 디바이스에 대하여 제2 어드레스를 설정하는 단계는 제2 어드레스의 상위 부분을 제2값으로 설정하고 제2 어드레스의 하위 부분을 제1 모듈 식별자로 설정하는 단계를 구비한다. 본 발명은 또한 디바이스 모듈내 각 디바이스의 어드레스를 설정하는 장치에 관한 것이다.

Description

다수의 어드레스 설정 방법 및 장치
본 발명은 일반적으로 디바이스 어드레싱 방식(device addressing scheme)에 관한 것으로, 특히 디바이스 모듈의 각 디바이스에 대하여 어드레스를 설정하는 방법 및 장치에 관한 것이다.
피브리 채널 중재 루프 토폴로지(Fibre Channel Arbitrated Loop topology)는 본 명세서에 모두 참조로 포함되어 있는 ANSI(American Standard Institute, Inc.)X3.230-1994, Fibre Channel-Physical and Signaling Interface(FC-PH), 및 ANSI X3.272-199x, Fibre Channel-Arbitrated Loop(FC-AL-2),Rev.5.2에 정의되어 있다. 피브리 채널 중재 루프 토폴로지는 지능 주변장치 인터페이스(Intelligent Peripheral Interface : IPI) 및 스몰 컴퓨터 시스템 인터페이스(Small Computer System Interface : SCSI) 커맨드 세트 등의 상위 레벨 프로토콜의 일반적 트랜스포트(transport)를 제공한다. 특히, SCSI 커맨드 세트는 기억 장치 및 몇 개의 드라이브를 갖는 기억 모듈에 의해 일반적으로 사용되고 있다. 또한, 10개의 드라이브를 갖는 기억 모듈은 비 피브리 채널 환경에서 SCSI 커맨드 세트를 사용하는 고객에 의해 선호되고 있다.
10개의 드라이브를 포함하는 기억 모듈을 고객이 선호하는 데는 기본적으로 두가지 요인이 있다. 10개의 드라이브를 포함하는 기억 모듈의 고객 선호에 영향을 주는 한가지 요인은 이들 드라이브를 유지하기 위해 사용되는 표준 19 인치 랙(rack)이 10개의 표준 드라이브 만을 유지하는 넓이라는 것이다. 제조업자는 기본적으로 두가지 이유 때문에 랙의 폭을 증가시키지 않는다. 먼저, 표준 19 인치 랙은 용이하게 얻을 수 있으므로, 그러한 표준 크기의 랙을 사용하는 것에 의해 제조 비용이 내려간다. 두 번째로, 고객은 약 19 인치의 폭을 갖는 기억 모듈에 익숙해서 더 넓은 폭으로의 변경에 저항할 것이다.
이러한 10개의 드라이브를 포함하는 드라이브 모듈에 대한 소비자 선호의 다른 요인은 하나의 기억 모듈내에 있는 드라이브가 많아질수록 기억 모듈의 드라이브당 비용이 낮아진다는 것이다. 이러한 드라이브당 비용 저하는 더 많은 드라이브에 퍼져 있는 기억 모듈의 비교적 고정된 비용(예를 들면, 백 플레인, 팬, 전원)에 기인한다. 따라서, 기억 모듈의 드라이브당 비용을 저감하기 위해, 기억 모듈은 기억 모듈 구내에 맞을 만큼 많은 드라이브를 포함해야 한다. 상기 문제를 피하기 위해, 현재 10개까지의 피브리 채널 중재 루프(FC-AL)만이 19 인치 랙에 맞다. 따라서, 19인치 랙에 대한 고객 선호 및 기억 모듈의 디스크당 더 낮은 비용 때문에, 19 인치 랙 및 10개의 드라이브를 사용하는 기억 모듈은 많은 시장 이점을 갖는다.
또한, 고객은 기억 용량을 증가시키려는 그들의 요구가 있을 때 더 많은 기억 용량이 제공되도록 그들의 기억 시스템을 업그레이드하는 옵션을 갖는 것을 좋아한다. 이러한 고객 선호에 접근하는 하나의 방법은 추가 기억 모듈이 용이하게 추가될 수 있는 기억 시스템을 설계하는 것이디, 그러나, 대부분의 기억 시스템에서, 기억 시스템의 각 드라이브는 기억 시스템의 모든 다른 어드레스에 있어서 상이한 개별적인 어드레스를 가져야 한다. 이러한 각 드라이브의 개별적 어드레스 요구는 기억 모듈의 각 드라이브에 어드레스를 할당하는 방식이 설정되어 있지 않으면 새로 추가된 기억 모듈의 어드레스를 설정할 때 문제로 될 수 있다.
예를 들면, 기억 시스템이 10개의 드라이브를 갖는 하나의 기억 모듈을 현재 포함하고 또한 드라이브의 어드레스를 설정하는 프리세트 방식이 없으면, 고객이 다른 기억 모듈을 기억 시스템에 추가하는 것이 매우 어려울 수 있다. 이러한 어려움은 새로 추가된 기억 모듈의 드라이브의 어드레스가 기억 시스템의 기존 기억 모듈의 어드레스와 충돌하지 않는 것을 보장하는 단순한 방법을 고객이 갖고 있지 않기 때문에 일어난다.
이러한 문제에 접근할 수 있는 하나의 방법은 각 기억 모듈에 모듈 식별자를 할당하고 이 모듈 식별자를 기억 모듈의 각 드라이브에 대하여 어드레스의 일부로서 사용하는 것이다. 예를 들면, 각 어드레스가 일곱(7) 비트로만 한정되는 피브리 채널 중재 루프 환경에서, 상이한 3 비트 모듈 식별자를 각 기억 모듈에 할당할 수 있고, 동일한 3 비트 식별자는 그 기억 모듈의 각 드라이브의 어드레스의 3개의 최상위 비트를 설정할 수 있다. 따라서, 3비트 모듈 식별자는 어느 기억 모듈에 드라이브가 위치하는가를 식별하는데 사용될 수 있고, 각 드라이브의 어드레스의 나머지 4 비트는 기억 모듈의 특정 드라이브를 식별하는 데 사용될 수 있다.
제조업자가 각 드라이브의 4개의 최하위 비트를 상이한 값으로 설정하였다고 가정하면, 이러한 방식은 기억 시스템에 기억 모듈을 추가한 결과로서 어드레스 충돌이 발생하지 않는 것을 고객에게 보장하는 것을 비교적 용이하게 한다. 이러한 시나리오하에서, 모든 고객은 기억 시스템의 기존 기억 모듈의 모듈 식별자와는 다른 값으로 새로운 기억 모듈의 3비트 모듈 식별자를 설정할 필요가 있다. 그렇게 하는 것에 의해, 고객은 기억 시스템의 다른 드라이브와 동일한 어드레스를 갖는 기억 시스템의 드라이브가 없는 것을 보장한다.
이러한 해결책은 구현이 매우 단순한 반면, 기억 시스템을 모두 기껏해야 80개 드라이브로만 제한한다. 이러한 제한은 각 기억 모듈의 모듈 식별자에 대하여 3비트만을 사용하고 각 기억 모듈을 10개 드라이브로 제한한 결과이다. 모듈 식별자가 3 비트로 제한되므로, 이 모듈 식별자에 의해서는 23 또는 8개 값만이 표현될 수 있다. 따라서, 기억 시스템의 각 기억 모듈은 그 자신의 유일한 모듈 식별자를 필요로 하므로, 어떠한 하나의 기억 시스템이라도 8개의 기억 모듈밖에 존재할 수 없다. 또한, 상술한 바와 같이, 각 기억 모듈이 10개까지의 드라이브를 포함하므로, 기억 시스템은 각각 10개의 드라이브의 8개 기억 모듈 또는 모두 80개 드라이브로 제한된다.
그러나, 이 해결책은 이용가능한 어드레스 공간을 효과적으로 활용하는 데는 실패하였다. 즉, 상기 해결책은 하나의 피브리 채널 중재 루프에서 127개 이용가능한 어드레스 중 겨우 80개만을 사용하고, 그 결과, 기억 시스템이 포함할 수 있는 드라이브의 수를 불필요하게 제한한다. 따라서, 필요한 것은 각 기억 모듈이 10개의 드라이브를 포함할 수 있고 추가 기억 모듈이 기존 기억 시스템에 용이하게 추가될 수 있으며 어드레스 공간이 더 많은 드라이브가 하나의 기억 시스템에 존재할 수 있도록 양호하게 사용될 수 있게 하기 위해 기억 모듈의 각 드라이브에 대하여 어드레스를 설정하는 방법 및 장치이다.
본 발명의 하나의 목적은 디바이스 모듈의 각 디바이스에 대하여 어드레스를 설정하는 신규하고 유용한 방법 및 장치를 제공하는 것이다.
본 발명의 다른 목적은 추가 디바이스 모듈이 기존 시스템에 용이하게 추가될 수 있도록 디바이스 모듈의 각 디바이스에 대하여 어드레스를 설정하는 방법 및 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 10개의 디바이스를 각각 포함하는 10개의 디바이스 모듈이 7비트에 의해 유일하게 어드레스될 수 있도록 디바이스 모듈의 각 디바이스에 대하여 어드레스를 설정하는 방법 및 장치를 제공하는 것이다.
본 발명의 하나의 실시예에 따르면, 다수의 어드레스를 설정하는 방법이 제공된다. 이 방법은 제1 디바이스 모듈에 대하여 제1 모듈 식별자를 설정하는 단계를 구비한다. 또한, 이 방법은 제1 디바이스에 대하여 제1 어드레스를 설정하는 단계를 더 구비하고, 상기 제1 어드레스는 상위 부분 및 하위 부분을 포함한다. 또한, 이 방법은 제2 디바이스에 대하여 제2 어드레스를 설정하는 단계를 더 구비하고, 상기 제2 어드레스는 상위 부분 및 하위 부분을 포함하고, 상기 제1 디바이스에 대하여 제1 어드레스를 설정하는 단계는 제1 어드레스의 상위 부분을 제1 모듈 식별자로 설정하고 제1 어드레스의 하위 부분을 제1값으로 설정하는 단계를 구비하고, 제2 디바이스에 대하여 제2 어드레스를 설정하는 단계는 제2 어드레스의 상위 부분을 제2값으로 설정하고 제2 어드레스의 하위 부분을 제1 모듈 식별자로 설정하는 단계를 구비한다.
본 발명의 다른 실시예에 따르면, 디바이스 모듈이 제공된다. 이 디바이스 모듈은 제1 모듈 커넥터, 모듈 지정자(module designator), 제1 디바이스 슬롯 및 제2 디바이스 슬롯을 구비한다. 모듈 지정자는 모듈 식별자를 설정하도록 구성된다. 제1 디바이스 슬롯은 제1 디바이스를 수용하고 제1 디바이스를 제1 모듈 커넥터에 동작가능하게 결합하며 제1 디바이스에 대하여 제1 어드레스를 설정하도록 구성된다. 제1 어드레스는 모듈 식별자로 설정된 상위 부분 및 제1값으로 설정된 하위 부분을 구비한다. 제2 디바이스 슬롯은 제2 디바이스를 수용하고 제2 디바이스를 제1 모듈 커넥터에 동작가능하게 결합하며 제2 디바이스에 대하여 제2 어드레스를 설정하도록 구성된다. 제2 어드레스는 제2값으로 설정된 상위 부분 및 모듈 식별자로 설정된 하위 부분을 구비한다.
본 발명의 또 다른 실시예에 따르면, 파일 서버가 제공된다. 이 파일 서버는 컴퓨터 및 제1 모듈 커넥터를 거쳐 컴퓨터에 동작가능하게 결합된 제1 디바이스 모듈을 구비한다. 제1 디바이스 모듈은 제1 모듈 지정자, 제1 디바이스 슬롯 및 제2 디바이스 슬롯을 구비한다. 제1 모듈 지정자는 제1 모듈 식별자를 설정하도록 구성된다. 제1 디바이스 슬롯은 제1 디바이스를 수용하고 제1 디바이스를 제1 모듈 커넥터에 동작가능하게 결합하며 제1 디바이스에 대하여 제1 어드레스를 설정하도록 구성된다. 제1 어드레스는 제1 모듈 식별자로 설정된 상위 부분 및 제1값으로 설정된 하위 부분을 구비한다. 제2 디바이스 슬롯은 제2 디바이스를 수용하고 제2 디바이스를 제1 모듈 커넥터에 동작가능하게 결합하며 제2 디바이스에 대하여 제2 어드레스를 설정하도록 구성된다. 제2 어드레스는 제2값으로 설정된 상위 부분 및 제1 모듈 식별자로 설정된 하위 부분을 구비한다.
본 발명의 상기 및 그밖의 목적, 특징 및 이점은 다음의 설명 및 첨부 도면에 의해 명확하게 될 것이다.
본 발명은 여러 가지 수정 및 변경 형태로 될 수 있지만, 그의 특정 실시예를 예를 들어 도면에 도시하였고 본 명세서에서 상세히 설명한다. 그러나, 본 바명은 기재된 특정 형태에 제한되지 않고, 그에 반하여, 첨부 특허청구범위에 기재된 본 발명의 정신 및 범주안에 드는 모든 수정, 등가 및 변경을 커버한다.
도 1을 참조하면, 본 발명의 특징을 수용하는 파일 서버(10)의 간략화된 블록도가 도시되어 있다. 파일 서버(10)는 컴퓨터(12), 제1 디바이스 모듈(14a) 및 제2 디바이스 모듈(14b)을 구비한다. 컴퓨터(12)는 입력/출력 디바이스를 제어하기 위해 하드웨어 및 소프트웨어를 구비하는 모든 종래 데이터 처리 시스템이라도 좋다. 특히, 도 1에 도시한 바와 같은 바람직한 컴퓨터(12)는 컨트롤러(16)가 멤버인 피브리 채널 중재 루프에 결합된 디바이스와 데이터를 주고받는 컨트롤러(16)를 구비한다.
제1 디바이스 모듈(14a)은 개별 디바이스를 수용하도록 각각 구성되어 있는 10개의 디바이스 슬롯(18a)-(18j)을 구비한다. 마찬가지로, 제2 디바이스 모듈(14b)은 개별 디바이스를 수용하도록 각각 구성되어 있는 10개의 디바이스 슬롯(20a)-(20j)를 구비한다. 디바이스 슬롯(18a)-(18j)는 대부분의 모든 종류의 주변 장치를 수용하도록 구성될 수 있고, 본 발명은 피브리 채널 중재 루프 토폴로지를 사용하는 RAID(redundant array of inexpensive disk) 기억 시스템용의 중요한 유틸리티를 갖는다. 그 결과, 바람직한 실시예에서, 디바이스 슬롯(18a)-(18j) 및 (20a)-(20j)은 디스크 드라이브를 수용하도록, 바람직하게는 핫-스왑퍼블 방식(hot swappable manner)으로 구성된다.
또한, 제1 디바이스 모듈(14a)은 제1 모듈 커넥터(22a) 및 제1 확장 커넥터(24a)를 구비한다. 제1 모듈 커넥터(22a)는 컴퓨터(12)의 컨트롤러(16)에 제1 디바이스 모듈(14a)을 동작가능하게 결합하기 위한 인터페이스를 제공한다. 제1 확장 커넥터(24a)는 제2 디바이스 모듈(14b) 등의 추가 디바이스 모듈을 컨트롤러(16)에 동작가능하게 결합하기 위한 인터페이스를 제공한다.
마찬가지로, 제2 디바이스 모듈(14b)은 제2 모듈 커넥터(22b) 및 제2 확장 커넥터(24b)를 구비한다. 제2 모듈 커넥터(22b)는 컴퓨터(12)의 컨트롤러(16)에 제2 디바이스 모듈(14b)을 동작가능하게 결합하기 위한 인터페이스를 제공한다. 제2 확장 커넥터(24b)는 추가 디바이스 모듈을 컨트롤러(16)에 동작가능하게 결합하기 위한 인터페이스를 제공한다. 도 1에 도시한 바와 같이, 제2 모듈 커넥터(22b)는 제2 모듈 커넥터(22b)를 확장 커넥터(24a)에 적절한 케이블에 의해 접속함으로써 컴퓨터(12)의 컨트롤러(16)에 제2 모듈(14b)을 실제로 결합하는 것에 의해 컴퓨터(12), 제1 디바이스 모듈(14a) 및 제2 디바이스 모듈(14b)을 구비하도록 파일 서버(10)의 피브리 채널 중재 루프를 확장시킨다.
도 1에서 알 수 있는 바와 같이, 디바이스 슬롯(18a)-(18j), 디바이스 슬롯(20a)-(20j) 및 컨트롤러(16)는 루프 구성으로 접속된다. 특히 컨트롤러(16)는 적절한 케이블 및 제1 모듈 커넥터(22a)를 거쳐 디바이스 슬롯(18a)에 접속된다. 디바이스 슬롯(18a)은 디바이스 슬롯(18b)에 접속된다. 디바이스 슬롯(18b)은 디바이스 슬롯(18c)에 접속된다. 마찬가지로 디바이스 슬롯(18c)-(18j)는 서로 순서대로 접속된다. 디바이스 슬롯(18j)은 디바이스 슬롯(18j)을 컨트롤러(16)에 제1 모듈 커넥터(22a)를 거쳐 접속함으로써 루프를 닫거나 또는 디바이스 슬롯(18j)을 제2 모듈 커넥터(22b)를 거쳐 디바이스 슬롯(20a)에 접속함으로써 루프를 확장하는 확장 커넥터(24a)에 접속된다.
확장 커넥터(24a)는 확장 커넥터(24a)에 접속된 제2 디바이스 모듈(14b)의 존재를 자동적으로 검출하고 이러한 접속 상태하에서 디바이스 슬롯(18j)을 자동적으로 적절히 접속하기 위해 회로를 포함하는 것이 바람직하다. 그러나, 제1 디바이스 모듈(14a)은 스위치, 점퍼, 프로그램가능한 레지스터 또는 루프를 닫거나 확장하기 위해 확장 커넥터(24a)에게 통지하기 위한 다른 상태 메카니즘을 포함할 수 있다.
마찬가지로, 디바이스 슬롯(20a)-(20j)은 서로 순서대로 접속된다. 제1 모듈(14a)의 디바이스 슬롯(18j)과 같이, 디바이스 슬롯(20j)은 디바이스 슬롯(20j)을 컨트롤러(16)에 제2 모듈 커넥터(22b) 및 제1 모듈 커넥터(22a)를 거쳐 접속함으로써 루프를 닫거나 또는 디바이스 슬롯(20j)을 다른 디바이스 모듈의 디바이스 슬롯에 접속함으로써 루프를 확장하는 확장 커넥터(24b)에 접속된다.
확장 커넥터(24b)는 확장 커넥터(24b)에 접속된 다른 디바이스 모듈의 존재를 자동적으로 검출하고 이러한 접속 상태하에서 디바이스 슬롯(20j)을 자동적으로 적절히 접속하기 위해 회로를 포함하는 것이 바람직하다. 그러나, 제2 디바이스 모듈(14b)은 스위치, 점퍼, 프로그램가능한 레지스터 또는 루프를 닫거나 확장하기 위해 확장 커넥터(24b)에게 통지하기 위한 다른 상태 메카니즘을 포함할 수 있다.
제1 디바이스 모듈(14a)은 제1 모듈 지정자(26a)를 구비한다. 제1 모듈 지정자(26a)는 제1 모듈(14a)에 대하여 제1 모듈 식별자를 설정한다. 제1 모듈 지정자(26a)는 제1 워드 길이의 제1 모듈 식별자를 발생할 수 있는 스위칭 메카니즘인 것이 바람직하다. 예를 들면, 설명되는 실시예에서, 제1 모듈 지정자(26a)는 4비트 워드 길이를 갖는 제1 디바이스 모듈(14a)에 대한 제1 모듈 식별자를 발생해야 한다. 적절한 제1 모듈 지정자(26a)의 예로는 회전 스위치, 점퍼, DIP 스위치 및 심지어 고정 배선이 있다. 그러나, 고정 배선 제1 모듈 지정자(26a)는 기존 시스템에 추가 디바이스 모듈이 추가될 때 소망 플렉시빌리티가 없다.
제2 디바이스 모듈(14b)은 제2 모듈 지정자(26b)를 구비한다. 제2 모듈 지정자(26b)는 제2 모듈(14b)에 대하여 제2 모듈 식별자를 설정한다. 제2 모듈 지정자(26b)는 제1 워드 길이의 제2 모듈 식별자를 발생할 수 있는 스위칭 메카니즘인 것이 바람직하다. 예를 들면, 설명되는 실시예에서, 제2 모듈 지정자(26b)는 4비트 워드 길이를 갖는 제2 디바이스 모듈(14b)에 대한 제2 모듈 식별자를 발생해야 한다. 적절한 제2 모듈 지정자(26b)의 예로는 회전 스위치, 점퍼, DIP 스위치 및 심지어 고정 배선이 있다. 그러나, 고정 배선 제2 모듈 지정자(26b)는 기존 시스템에 추가 디바이스 모듈이 추가될 때 소망 플렉시빌리티가 없다.
도 2에는 본 발명의 특징을 사용하는 방식으로 제1 디바이스 모듈(14a)의 각 디바이스 슬롯(18a)-(18j)에 대한 어드레스(30a)-(30j)를 설정하는 하나의 실시예를 도시하고 있다. 각 어드레스(30a)-(30j)는 디바이스 슬롯(18a)-(18j)에 대응하고, 상위 부분(32a)-(32j) 및 하위 부분(34a)-(34j)를 구비한다. 각 상위 부분(32a)-(32j)은 각 어드레스(30a)-(30j)의 최상위 비트 부분을 구성한다. 한편, 각 하위 부분(34a)-(34j)은 각 어드레스(30a)-(30j)의 나머지 최하위 비트를 구성한다.
또한, 도 2에 도시한 바와 같이, 어드레스(30a)-(30h)의 상위 부분(32a)-(32h)은 도 1의 제1 모듈 지정자(26a)에 의해 제1 모듈 식별자로 설정된다. 마찬가지로, 어드레스(30i)-(30j)의 하위 부분(32i)-(32j)은 제1 모듈 지정자(26a)에 의해 제1 모듈 식별자로 설정된다.
어드레스(30a)-(30h)의 하위 부분(34a)-(34h)은 상이한 값으로 각각 설정된다. 바람직한 실시예에서, 이들 하위 부분(34a)-(34h)은 적절한 값에 고정 배선되지만, 이들 하위 부분(34a)-(34h)은 스위치, 점퍼 및/또는 레지스터에 의해 설정될 수도 있다. 각 하위 부분(34a)-(34h)을 상이한 값으로 설정한 결과, 제1 디바이스 모듈의 각 어드레스(30a)-(30h)는 상이하게 된다. 마찬가지로, 어드레스(30i)-(30j)의 상위 부분(32i)-(32j)은 상이한 값으로 각각 설정된다. 그러나, 상위 부분(32i)-(32j)은 그들이 시스템에 의해 사용되는 모든 디바이스 모듈의 대응하는 최상위 비트와는 상이하게 되어야 한다는 또 다른 제약을 갖는다. 바람직한 실시예에서, 이들 상위 부분(32i)-(32j)은 적절한 값에 고정 배선되지만, 이들 상위 부분(32i)-(32j)는 스위치, 점퍼 및/또는 레지스터에 의해 설정될 수도 있다.
제1 디바이스 모듈(14a)의 어드레스(30a)-(30j)를 설정함에 있어서의 이들 제약은 도 3을 참조할 때 명확하게 될 것이다. 도 3은 10개까지의 디바이스 슬롯을 각각 구비하는 10개까지의 디바이스 모듈을 포함할 수 있는 시스템의 각 디바이스 슬롯에 대하여 개별적인 7비트 어드레스를 설정하는 어드레싱 방식을 위한 어드레스 맵의 구체예의 표이다. 도 3에 도시된 어드레싱 방식은 피브리 채널 중재 루프 환경에서 루프상의 각 디바이스가 유일한 어드레스를 필요로 하고 각 어드레스가 7 비트 폭일 수만 있으므로, 이 환경에서 특히 유용하다.
도 2 및 도 3을 참조하면, 십진수 어드레스 0-79를 포함하는 어드레스 맵 부분은 모두 10개까지의 디바이스 모듈에 대하여, 시스템의 모든 디바이스 모듈의 대응 어드레스(30a)-(30h)를 설정하는 하나의 가능성을 보여준다. 예를 들면, 이 부분은 제1 모듈 지정자(26a)가 상위 부분(32a)-(32h)을 0000에서 1001까지 범위의 4비트 2진수 값 중 어느 하나로 설정하고, 하위 부분(34a)-(34h)을 000에서 111까지 범위의 3비트 이진수 값으로 각각 설정할 수 있는 것을 보여준다. 마찬가지로, 이 부분의 어드레스 맵은 각 디바이스 모듈이 상이한 모듈 식별자를 사용하는 한, 어떤 디바이스 모듈의 대응 어드레스(30a)-(30h)가 다른 디바이스 모듈과 충돌하지 않는 것을 보여준다.
십진수 어드레스 80-89 및 십진수 어드레스 96-105를 포함하는 어드레스 맵 부분을 참조하면, 모두 10개까지의 디바이스 모듈에 대하여, 시스템의 임의 디바이스 모듈의 대응 어드레스(30i)-(30j)를 설정하는 하나의 가능성을 보여준다. 예를 들면, 이 어드레스 맵 분은 각 디바이스 모듈의 상위 부분(32i)-(32j)이 3비트 이진수값 101 및 110으로 각각 설정될 수 있는 것을 보여준다. 어드레스 맵으로부터 알 수 있는 바와 같이, 이들 3비트 이진수값은 십진수 어드레스 0-79의 3개의 최상위 비트와는 다르므로, 이러한 예시적인 어드레싱 방식에 의해 사용되는 모든 모듈 식별자의 3개의 최상위 비트와는 다른 것이다.
또한, 시스템의 각 디바이스 모듈이 상이한 모듈 식별자를 사용하므로, 각 디바이스 모듈의 하위 부분(34i)은 상이하고, 따라서 각 디바이스 모듈의 상위 부분(30i)이 값 101로 설정되더라도 각 디바이스 모듈의 어드레스(30i)도 상이하게 된다. 마찬가지로, 시스템의 각 디바이스 모듈이 상이한 모듈 식별자를 사용하므로, 각 디바이스 모듈의 하위 부분(34j)이 상이하고, 따라서 각 디바이스 모듈의 상위 부분(30j)이 값 110으로 설정되더라도, 각 디바이스 모듈의 어드레스(30j)도 상이하게 된다.
도 3의 어드레스 맵에 도시한 바와 같이, 일부 어드레스는 단순히 사용되지 않을 수 있다. 예를 들면, 십진수 어드레스 127은 프브리 채널 중재 루프 토폴로지에 사용되지 않는다. 또한, 어드레스 맵에 도시한 바와 같이, 파일 서버(10)의 컨트롤러(16)는 어드레스를 필요로 한다. 예를 들면, 십진수 어드레스 120-123은 컨트롤러(16)를 위해 누구라도 사용할 수 있는 4개의 컨트롤러 어드레스를 제공한다. 심지어 피브리 채널 규격하에서, 이들 4개의 컨트롤러 어드레스의 위치에 관하여 특별한 것이 없다는 것에 유의해야 한다. 실제적 요구는 컨트롤러 어드레스가 디바이스 슬롯 어드레스와 충돌하지 않도록 배치되어야 한다는 것뿐이다.
도 3에 도시된 예시적인 어드레싱 구조는 4비트 이진수 값 0000에서 1001까지 범위의 모듈 식별자만을 사용하는 것에 유의해야 한다. 그 결과, 제1 모듈 지정자(26a) 등의 시스템의 모듈 지정자는 이러한 특정 방식에 대하여 이 범위의 이진수 값을 발생하기만 하면 된다. 어드레스 맵으로부터 알 수 있는 바와 같이, 이러한 특정 방식 아래에서 제1 지정자(26a)가 1010으로 설정되면, 제1 디바이스 모듈(14a)의 디바이스 0 내지 디바이스 7은 모듈 0 내지 모듈 7의 디바이스 8과 충돌한다.
또한, 컴퓨터 산업에서는 어드레스를 나타내기 위해 두가지 방식이 존재하는 것에 유의해야 한다. 두 가지 어드레싱 방식은 때때로 빅 엔디언(big endian) 및 리틀 엔디언(little endian)이라고 한다. 빅 엔디언 어드레싱 방식하에서, 어드레스의 최상위 비트는 어드레스의 가장 왼쪽 비트이고, 어드레스의 각 비트는 어드레스의 가장 왼쪽 비트에서 어드레스의 가장 오른쪽 비트로 이동함에 따라 중요도(significance)가 감소한다. 리틀 엔디언 어드레싱 방식하에서, 어드레스의 최상위 비트는 어드레스의 가장 오른쪽 비트이고, 어드레스의 각 비트는 어드레스의 가장 오른쪽 비트에서 어드레스의 가장 왼쪽 비트로 이동함에 따라 중요도가 감소한다. 상술한 바와 같이, 본 발명의 어드레싱 방식은 빅 엔디언 어드레싱 환경을 가정하였지만, 당업자라면 본 발명의 어드레싱 방식이 리틀 엔디언 어드레싱 환경에도 사용될 수 있다는 것을 알 것이다.
또한, 상기 설명은 각 어드레스의 상위 부분 및 하위 부분을 참조하고 있지만, 용어 상위 부분 및 하위 부분은 각 어드레스내의 부분들 사이의 관계가 아니고 상이한 디바이스의 어드레스 사이의 관계를 설정하기 위해서만 사용된다. 즉, 어드레스 상위 부분은 어드레스의 최상위 비트를 반드시 구비할 필요가 없다. 마찬가지로, 어드레스의 하위 부분은 어드레스의 최하위 비트를 반드시 구비할 필요가 없다. 그 대신, 제1 어드레스의 상위 부분은 제2 어드레스의 상위 부분의 비트가 제2 어드레스를 가져야 하는 것과 중요도가 동일한 제1 어드레스에 대한 중요도를 갖는 적어도 하나의 비트를 구비한다. 마찬가지로, 제1 어드레스의 하위 부분은 제2 어드레스의 하위 부분의 비트가 제2 어드레스를 가져야 하는 것과 중요도가 동일한 제1 어드레스에 대한 중요도를 갖는 적어도 하나의 비트를 갖는다.
또한, 각 어드레스의 상위 부분 및 하위 부분은 어드레스의 비연속 비트를 실제로 구비할 수 있다. 예를 들면 7비트 어드레스 환경에서, 제1 어드레스의 상위 부분은 제1 어드레스의 제1 비트, 제3 비트, 제4 비트 및 제5 비트를 구비할 수 있고, 제1 어드레스의 하위 부분은 제1 어드레스의 제2 비트, 제6 비트 및 제7 비트를 구비할 수 있고, 제2 어드레스의 상위 부분은 제2 어드레스의 제1 비트, 제3 비트 및 제4 비트를 구비할 수 있으며, 제2 어드레스의 하위 부분은 제2 어드레스의 제2 비트, 제5 비트, 제6 비트 및 제7 비트를 구비할 수 있다.
본 발명에 의하면, 각 기억 모듈이 10개의 드라이브를 포함할 수 있고 추가 기억 모듈이 기존 기억 시스템에 용이하게 추가될 수 있으며 어드레스 공간이 더 많은 드라이브가 하나의 기억 시스템에 존재할 수 있도록 양호하게 사용될 수 있도록 기억 모듈의 각 드라이브에 대하여 어드레스를 설정할 수 있다.
이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위내에서 여러 가지고 변경가능한 것은 물론이다.
도 1은 본 발명의 특징을 내장하는 파일 서버의 단순화된 블록도.
도 2는 본 발명의 특징에 따른 방식으로 디바이스 모듈의 각 디바이스 슬롯에 대하여 어드레스를 설정하는 하나의 실시예를 도시한 도면.
도 3은 본 발명의 특징에 따른 방식으로 10개까지의 디바이스 슬롯을 각각 구비하는 10개까지의 디바이스 모듈을 구비할 수 있는 시스템의 각 디바이스 슬롯에 대하여 개별 7 비트 어드레스를 설정하는 어드레싱 방식을 설명하는 표.
*도면의 주요 부분에 대한 부호의 설명
10 : 파일 서버 12 : 컴퓨터
14a : 제1 디바이스 모듈 14b : 제2 디바이스 모듈
16 : 컨트롤러 18a-18j : 디바이스 슬롯
22a : 제1 모듈 커넥터 22b : 제2 모듈 커넥터
24a : 제1 확장 커넥터 24b : 제2 확장 커넥터
26a : 제1 모듈 지정자 26b : 제2 모듈 지정자
30a-30j : 어드레스

Claims (22)

  1. 다수의 어드레스를 설정하는 방법에 있어서,
    제1 디바이스 모듈(device module)에 대하여 제1 모듈 식별자(module identifier)를 설정하는 단계;
    제1 디바이스에 대하여 상위 부분 및 하위 부분을 포함하는 제1 어드레스를 설정하는 단계; 및
    제2 디바이스에 대하여 상위 부분 및 하위 부분을 포함하는 제2 어드레스를 설정하는 단계
    를 포함하며,
    상기 제1 디바이스에 대하여 제1 어드레스를 설정하는 단계는 상기 제1 어드레스의 상위 부분을 상기 제1 모듈 식별자로 설정하고 상기 제1 어드레스의 하위 부분을 제1값으로 설정하는 단계를 구비하고,
    상기 제2 디바이스에 대하여 제2 어드레스를 설정하는 단계는 상기 제2 어드레스의 상위 부분을 제2값으로 설정하고 상기 제2 어드레스의 하위 부분을 상기 제1 모듈 식별자로 설정하는 단계를 구비하는
    다수의 어드레스 설정 방법.
  2. 제 1 항에 있어서,
    상기 제1 모듈 식별자를 설정하는 단계는 제1 모듈 식별자를 발생하도록 제1 디바이스 모듈의 스위치를 구성하는 단계를 구비하는 다수의 어드레스 설정 방법.
  3. 제 1 항에 있어서,
    상기 제1 어드레스의 하위 부분을 설정하는 단계는 상기 제1 어드레스의 하위 부분을 상기 제1값에 고정 배선하는 단계를 구비하고,
    상기 제2 어드레스의 상위 부분을 설정하는 단계는 상기 제2 어드레스의 상위 부분을 상기 제2값에 고정 배선하는 단계를 구비하는 다수의 어드레스 설정 방법.
  4. 제 1 항에 있어서,
    상기 제2 어드레스의 상위 부분을 설정하는 단계는 상기 제2 값 및 상기 제1 어드레스의 대응하는 최상위 비트와는 상이한 제3 값을 선택하는 단계를 구비하는 다수의 어드레스 설정 방법.
  5. 제 1 항에 있어서,
    상기 제1 모듈 식별자를 설정하는 단계는 상기 제1 모듈 식별자를 제1 워드 길이로 제한하는 단계를 구비하고,
    상기 제1 어드레스의 하위 부분을 할당하는 단계는 상기 제1값을 상기 제1 워드 길이보다 짧은 제2 워드 길이로 제한하는 단계를 구비하고,
    상기 제2 어드레스의 상위 부분을 할당하는 단계는 상기 제2 값을 상기 제2 워드 길이로 제한하는 단계를 구비하는 다수의 어드레스 설정 방법.
  6. 제 1 항에 있어서,
    제2 디바이스 모듈에 대하여 상기 제1 모듈 식별자와는 다른 제2 모듈 식별자를 설정하는 단계;
    제3 디바이스에 대하여 상위 부분 및 하위 부분을 포함하는 제3 어드레스를 설정하는 단계; 및
    제4 디바이스에 대하여 상위 부분 및 하위 부분을 포함하는 제4 어드레스를 설정하는 단계
    를 더 포함하며,
    상기 제3 디바이스에 대하여 제3 어드레스를 설정하는 단계는 상기 제3 어드레스의 상위 부분을 상기 제2 모듈 식별자로 설정하고 상기 제3 어드레스의 하위 부분을 제3값으로 설정하는 단계를 구비하고,
    상기 제4 디바이스에 대하여 제4 어드레스를 설정하는 단계는 상기 제4 어드레스의 상위 부분을 제4값으로 설정하고 상기 제4 어드레스의 하위 부분을 상기 제2 모듈 식별자로 설정하는 단계를 구비하는 다수의 어드레스 설정 방법.
  7. 제 1 항에 있어서,
    제3 디바이스에 대하여 상위 부분 및 하위 부분을 포함하는 제3 어드레스를 설정하는 단계;
    제4 디바이스에 대하여 상위 부분 및 하위 부분을 포함하는 제4 어드레스를 설정하는 단계;
    제5 디바이스에 대하여 상위 부분 및 하위 부분을 포함하는 제5 어드레스를 설정하는 단계;
    제6 디바이스에 대하여 상위 부분 및 하위 부분을 포함하는 제6 어드레스를 설정하는 단계;
    제7 디바이스에 대하여 상위 부분 및 하위 부분을 포함하는 제7 어드레스를 설정하는 단계;
    제8 디바이스에 대하여 상위 부분 및 하위 부분을 포함하는 제8 어드레스를 설정하는 단계;
    제9 디바이스에 대하여 상위 부분 및 하위 부분을 포함하는 제9 어드레스를 설정하는 단계; 및
    제10 디바이스에 대하여 상위 부분 및 하위 부분을 포함하는 제10 어드레스를 설정하는 단계
    를 더 포함하며,
    상기 제3 디바이스에 대하여 제3 어드레스를 설정하는 단계는 상기 제3 어드레스의 상위 부분을 상기 제1 모듈 식별자로 설정하고 상기 제3 어드레스의 하위 부분을 제3값으로 설정하는 단계를 구비하고,
    상기 제4 디바이스에 대하여 제4 어드레스를 설정하는 단계는 상기 제4 어드레스의 상위 부분을 상기 제1 모듈 식별자로 설정하고 상기 제4 어드레스의 하위 부분을 제4값으로 설정하는 단계를 구비하고,
    상기 제5 디바이스에 대하여 제5 어드레스를 설정하는 단계는 상기 제5 어드레스의 상위 부분을 상기 제1 모듈 식별자로 설정하고 상기 제5 어드레스의 하위 부분을 제5값으로 설정하는 단계를 구비하고,
    상기 제6 디바이스에 대하여 제6 어드레스를 설정하는 단계는 상기 제6 어드레스의 상위 부분을 상기 제1 모듈 식별자로 설정하고 상기 제6 어드레스의 하위 부분을 제6값으로 설정하는 단계를 구비하고,
    상기 제7 디바이스에 대하여 제7 어드레스를 설정하는 단계는 상기 제7 어드레스의 상위 부분을 상기 제1 모듈 식별자로 설정하고 상기 제7 어드레스의 하위 부분을 제7값으로 설정하는 단계를 구비하고,
    상기 제8 디바이스에 대하여 제8 어드레스를 설정하는 단계는 상기 제8 어드레스의 상위 부분을 상기 제1 모듈 식별자로 설정하고 상기 제8 어드레스의 하위 부분을 제8값으로 설정하는 단계를 구비하고,
    상기 제9 디바이스에 대하여 제9 어드레스를 설정하는 단계는 상기 제9 어드레스의 상위 부분을 상기 제1 모듈 식별자로 설정하고 상기 제9 어드레스의 하위 부분을 제9값으로 설정하는 단계를 구비하고,
    상기 제10 디바이스에 대하여 제10 어드레스를 설정하는 단계는 상기 제10 어드레스의 상위 부분을 상기 제2값과는 다른 제10값으로 설정하고 상기 제10 어드레스의 하위 부분을 상기 제1 모듈 식별자로 설정하는 단계를 구비하고,
    상기 제1값, 상기 제3값, 상기 제4값, 상기 제5값, 상기 제6값, 상기 제7값, 상기 제8값 및 상기 제9값은 모두 상이한 값으로 설정되는 다수의 어드레스 설정 방법.
  8. 제 7 항에 있어서,
    상기 제1 모듈 식별자를 설정하는 단계는 0000에서 1001까지 범위의 부호없는 4비트 이진수값의 군에서 상기 제1 모듈 식별자를 선택하는 단계를 구비하고,
    상기 제1 어드레스의 하위 부분을 설정하는 단계는 상기 제1값에 대하여 000의 3비트 이진수값을 선택하는 단계를 구비하고,
    상기 제2 어드레스의 상위 부분을 설정하는 단계는 상기 제2값에 대하여 101의 3비트 이진수값을 선택하는 단계를 구비하고,
    상기 제3 어드레스의 하위 부분을 설정하는 단계는 상기 제3값에 대하여 001의 3비트 이진수값을 선택하는 단계를 구비하고,
    상기 제4 어드레스의 하위 부분을 설정하는 단계는 상기 제4값에 대하여 010의 3비트 이진수값을 선택하는 단계를 구비하고,
    상기 제5 어드레스의 하위 부분을 설정하는 단계는 상기 제5값에 대하여 011의 3비트 이진수값을 선택하는 단계를 구비하고,
    상기 제6 어드레스의 하위 부분을 설정하는 단계는 상기 제6값에 대하여 100의 3비트 이진수값을 선택하는 단계를 구비하고,
    상기 제7 어드레스의 하위 부분을 설정하는 단계는 상기 제7값에 대하여 101의 3비트 이진수값을 선택하는 단계를 구비하고,
    상기 제8 어드레스의 하위 부분을 설정하는 단계는 상기 제8값에 대하여 110의 3비트 이진수값을 선택하는 단계를 구비하고,
    상기 제9 어드레스의 하위 부분을 설정하는 단계는 상기 제9값에 대하여 111의 3비트 이진수값을 선택하는 단계를 구비하고,
    상기 제10 어드레스의 상위 부분을 설정하는 단계는 상기 제10값에 대하여 110의 3비트 이진수값을 선택하는 단계를 구비하는
    다수의 어드레스 설정 방법.
  9. 모듈 커넥터;
    모듈 식별자를 설정하도록 구성된 모듈 지정자;
    제1 디바이스를 수용하고, 상기 제1 디바이스를 상기 모듈 커넥터에 동작가능하게 접속하며, 상기 제1 디바이스에 대하여 상기 모듈 식별자로 설정된 상위 부분 및 제1값으로 설정된 하위 부분을 포함하는 제1 어드레스를 설정하도록 구성된 제1 디바이스 슬롯; 및
    제2 디바이스를 수용하고, 상기 제2 디바이스를 상기 모듈 커넥터에 동작가능하게 접속하며, 상기 제2 디바이스에 대하여 제2값으로 설정된 상위 부분 및 상기 모듈 식별자로 설정된 하위 부분을 포함하는 제2 어드레스를 설정하도록 구성된 제2 디바이스 슬롯
    을 포함하는 디바이스 모듈.
  10. 제 9 항에 있어서,
    상기 모듈 지정자는 스위치를 구비하는 디바이스 모듈.
  11. 제 9 항에 있어서,
    상기 제1 디바이스 슬롯은 상기 제1 어드레스의 상기 하위 부분을 상기 제1값에 고정 배선하고,
    상기 제2 디바이스 슬롯은 상기 제2 어드레스의 상기 상위 부분을 상기 제2값에 고정 배선하는
    디바이스 모듈.
  12. 제 9 항에 있어서,
    상기 제2값은 상기 제1 어드레스의 대응하는 최상위 비트와는 다른 디바이스 모듈.
  13. 제 9 항에 있어서,
    상기 모듈 커넥터를 제2 디바이스 모듈의 제2 모듈 커넥터에 동작가능하게 결합하는 확장 커넥터를 더 포함하는 디바이스 모듈.
  14. 제 9 항에 있어서,
    상기 모듈 식별자는 제1 워드 길이를 갖고,
    상기 제1 어드레스의 상기 상위 부분 및 상기 제2 어드레스의 상기 하위 부분은 상기 제1 워드 길이를 갖고,
    상기 제1 어드레스의 상기 하위 부분 및 상기 제2 어드레스의 상기 상위 부분은 상기 제1 워드 길이보다 짧은 제2 워드 길이를 갖는
    디바이스 모듈.
  15. 제 9 항에 있어서,
    제3 디바이스를 수용하고, 상기 제3 디바이스를 상기 모듈 커넥터에 동작가능하게 결합하며, 상기 제1 디바이스에 대하여 상기 모듈 식별자로 설정된 상위 부분 및 제3값으로 설정된 하위 부분을 포함하는 제3 어드레스를 설정하도록 구성된 제3 디바이스 슬롯;
    제4 디바이스를 수용하고, 상기 제4 디바이스를 상기 모듈 커넥터에 동작가능하게 결합하며, 상기 제1 디바이스에 대하여 상기 모듈 식별자로 설정된 상위 부분 및 제4값으로 설정된 하위 부분을 포함하는 제4 어드레스를 설정하도록 구성된 제4 디바이스 슬롯;
    제5 디바이스를 수용하고, 상기 제5 디바이스를 상기 모듈 커넥터에 동작가능하게 결합하며, 상기 제1 디바이스에 대하여 상기 모듈 식별자로 설정된 상위 부분 및 제5값으로 설정된 하위 부분을 포함하는 제5 어드레스를 설정하도록 구성된 제5 디바이스 슬롯;
    제6 디바이스를 수용하고, 상기 제6 디바이스를 상기 모듈 커넥터에 동작가능하게 결합하며, 상기 제1 디바이스에 대하여 상기 모듈 식별자로 설정된 상위 부분 및 제6값으로 설정된 하위 부분을 포함하는 제6 어드레스를 설정하도록 구성된 제6 디바이스 슬롯;
    제7 디바이스를 수용하고, 상기 제7 디바이스를 상기 모듈 커넥터에 동작가능하게 결합하며, 상기 제1 디바이스에 대하여 상기 모듈 식별자로 설정된 상위 부분 및 제7값으로 설정된 하위 부분을 포함하는 제7 어드레스를 설정하도록 구성된 제7 디바이스 슬롯;
    제8 디바이스를 수용하고, 상기 제8 디바이스를 상기 모듈 커넥터에 동작가능하게 결합하며, 상기 제1 디바이스에 대하여 상기 모듈 식별자로 설정된 상위 부분 및 제8값으로 설정된 하위 부분을 포함하는 제8 어드레스를 설정하도록 구성된 제8 디바이스 슬롯;
    제9 디바이스를 수용하고, 상기 제9 디바이스를 상기 모듈 커넥터에 동작가능하게 결합하며, 상기 제1 디바이스에 대하여 상기 모듈 식별자로 설정된 상위 부분 및 제9값으로 설정된 하위 부분을 포함하는 제9 어드레스를 설정하도록 구성된 제9 디바이스 슬롯; 및
    제10 디바이스를 수용하고, 상기 제10 디바이스를 상기 모듈 커넥터에 동작가능하게 결합하며, 상기 제10 디바이스에 대하여 상기 모듈 식별자로 설정된 하위 부분 및 상기 제2값과는 다른 제10값으로 설정된 상위 부분을 포함하는 제10 어드레스를 설정하도록 구성된 제10 디바이스 슬롯
    을 더 포함하며,
    상기 제1값, 상기 제3값, 상기 제4값, 상기 제5값, 상기 제6값, 상기 제7값, 상기 제8값 및 상기 제9값은 모두 상이한 디바이스 모듈.
  16. 제 15 항에 있어서,
    상기 모듈 식별자는 0000에서 1001까지 범위의 부호없는 4비트 이진수값의 군에서 선택되고,
    상기 제1값은 000의 3비트 이진수값이고,
    상기 제2값은 101의 3비트 이진수값이고,
    상기 제3값은 001의 3비트 이진수값이고,
    상기 제4값은 010의 3비트 이진수값이고,
    상기 제5값은 011의 3비트 이진수값이고,
    상기 제6값은 100의 3비트 이진수값이고,
    상기 제7값은 101의 3비트 이진수값이고,
    상기 제8값은 110의 3비트 이진수값이고,
    상기 제9값은 111의 3비트 이진수값이고,
    상기 제10값은 110의 3비트 이진수값인
    디바이스 모듈.
  17. 제 15 항에 있어서,
    상기 제1 디바이스 슬롯에 동작가능하게 결합된 제1 피브리 채널 중재 루프 드라이브를 더 포함하며,
    상기 제1 디바이스 슬롯, 상기 제2 디바이스 슬롯, 상기 제3 디바이스 슬롯, 상기 제4 디바이스 슬롯, 상기 제5 디바이스 슬롯, 상기 제6 디바이스 슬롯,상기 제7 디바이스 슬롯,상기 제8 디바이스 슬롯,상기 제9 디바이스 슬롯 및 상기 제10 디바이스 슬롯은 상기 모듈 커넥터와 루프를 형성하는 디바이스 모듈.
  18. 컴퓨터; 및
    상기 컴퓨터에 제1 모듈 커넥터를 거쳐 동작가능하게 결합된 제1 디바이스 모듈
    을 포함하며,
    상기 제1 디바이스 모듈은
    제1 모듈 식별자를 설정하도록 구성된 제1 모듈 지정자;
    제1 디바이스를 수용하고, 상기 제1 디바이스를 상기 제1 모듈 커넥터에 동작가능하게 접속하며, 상기 제1 디바이스에 대하여 상기 제1 모듈 식별자로 설정된 상위 부분 및 제1값으로 설정된 하위 부분을 포함하는 제1 어드레스를 설정하도록 구성된 제1 디바이스 슬롯; 및
    제2 디바이스를 수용하고, 상기 제2 디바이스를 상기 제1 모듈 커넥터에 동작가능하게 접속하며, 상기 제2 디바이스에 대하여 제2값으로 설정된 상위 부분 및 상기 제1 모듈 식별자로 설정된 하위 부분을 포함하는 제2 어드레스를 설정하도록 구성된 제2 디바이스 슬롯
    을 포함하는 파일 서버.
  19. 제 18 항에 있어서,
    상기 컴퓨터에 제2 모듈 커넥터를 거쳐 동작가능하게 접속된 제2 디바이스 모듈을 더 포함하며,
    상기 제2 디바이스 모듈은
    상기 제1 모듈 식별자와는 다른 제2 모듈 식별자를 설정하도록 구성된 제2 모듈 지정자;
    제3 디바이스를 수용하고, 상기 제3 디바이스를 상기 제2 모듈 커넥터에 동작가능하게 결합하고, 상기 제3 디바이스에 대하여 상기 제2 모듈 식별자로 설정된 상위 부분 및 제3값으로 설정된 하위 부분을 포함하는 제3 어드레스를 설정하도록 구성된 제3 디바이스 슬롯; 및
    제4 디바이스를 수용하고, 상기 제4 디바이스를 상기 제2 모듈 커넥터에 동작가능하게 결합하고, 상기 제4 디바이스에 대하여 제4값으로 설정된 상위 부분 및 상기 제2 모듈 식별자로 설정된 하위 부분을 포함하는 제4 어드레스를 설정하도록 구성된 제4 디바이스 슬롯
    을 포함하는 파일 서버.
  20. 제 19 항에 있어서,
    상기 제1 디바이스 슬롯, 상기 제2 디바이스 슬롯, 상기 제3 디바이스 슬롯 및 상기 제4 디바이스 슬롯은 루프 구성으로 결합되고, 피브리 채널 중재 루프 드라이브를 수용하도록 구성되는 파일 서버.
  21. 다수의 어드레스를 설정하는 방법에 있어서,
    제1 디바이스 모듈에 대하여 제1 모듈 식별자를 설정하는 단계;
    제1 디바이스에 대하여 제1 부분 및 제2 부분을 포함하는 제1 어드레스를 설정하는 단계; 및
    제2 디바이스에 대하여 제1 부분 및 제2 부분을 포함하는 제2 어드레스를 설정하는 단계
    를 포함하며,
    상기 제1 디바이스에 대하여 제1 어드레스를 설정하는 단계는 상기 제1 어드레스의 제1 부분을 상기 제1 모듈 식별자로 설정하고 상기 제1 어드레스의 제2 부분을 제1값으로 설정하는 단계를 구비하고,
    상기 제2 디바이스에 대하여 제2 어드레스를 설정하는 단계는 상기 제2 어드레스의 제1 부분을 제2값으로 설정하고 상기 제2 어드레스의 제2 부분을 상기 제1 모듈 식별자로 설정하는 단계를 구비하는
    다수의 어드레스 설정 방법.
  22. 제 21 항에 있어서,
    상기 제1 어드레스의 제1 부분의 비트는 제1 어드레스에 대하여 제1 중요도를 갖고, 상기 제2 어드레스의 제1 부분의 비트는 제2 어드레스에 대하여 동일한 제1 중요도를 갖고,
    상기 제1 어드레스의 제2 부분의 비트는 제1 어드레스에 대하여 제2 중요도를 갖고, 상기 제2 어드레스의 제2 부분의 비트는 제2 어드레스에 대하여 동일한 제2 중요도를 갖는
    다수의 어드레스 설정 방법.
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