KR0134095B1 - 열 전자 트랜지스터 - Google Patents

열 전자 트랜지스터

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KR0134095B1
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프레드릭 죤 레비 앤소니
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엘리 와이스
아메리칸 텔리폰 앤드 텔러그라프 캄파니
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Abstract

내용 없음.

Description

열 전자 트랜지스터
제1도는 본 발명에 따른 장치의 개략도.
제2도는 본 발명에 따른 장치의 전도 대역 구조의 일부 특징에 대한 개략도.
제3a 내지 제3c도는 본 발명의 실시에 유용한 세가지 재료의 에너지 레벨의 부분적인 개략도.
제4도는 본 발명에 따른 장치의 일례에서 측정된 실온 전류 이득을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : HET 11 : 제1영역
12 : 제2영역 13 : 제3영역
[분야]
본 발명은 능동 반도체(active semiconductor) 소자 분야에 관한 것이다. 특히, 탄도 전자(ballistic electron)를 포함하는 열 전자(hot electron)에 의해 실질적으로 소량인 전류가 이동하는 트랜지스터에 관련된다.
[배경]
열 전자 트랜지스터, 특히 탄도형 트랜지스터가, 종래의 (확산형) 트랜지스터로 얻을 수 있는 이상의 주파수에서 작동할 수 있음은 이미 공지되었다. 예를 들어, 1986년 2월 T.E. Bell의 IEEE Spectrum pp.36-38을 참조해 볼 수 있다. 또한, 여러 유형의 열 전자 트랜지스터(HET : hot electron transistor)가 제안되어 있다. 본 출원 HET의 한종류인, 화합물 반도체 HET(compound semiconductor HET)에 관한 것이다. 간단히 검토하기 위해, L.F. Eastman의 같은 책 pp.42-45을 참조해 볼 수 있다.
기본적으로, 화합물 반도체 HET의 종래의 일(work)은, GaAs를 베이스로 한 소자와 관련되고, 최근의 탄도 전달(ballistic transport)도 GaAs를 베이스로 한 연구용 소자에서 관찰되었다(A. F. J. Levi 등의, Physical Review Letters, Vol. 55(19), pp.2071-2203과, M. Heiblum등의, Physical Review Letters, Vol. 55(20), pp.2200-2203과, M. I. Nathan 등의, IEEE Spectrum, 1986년 2월, pp.45-47 참조).
탄도 전달은 실용 HET로서의 기능이 보장된다고 고려되는 형상을 갖는 소자에서 관찰된다. 평면형 도핑 장벽 트랜지스터(planar doped barrier transister : PDBT)(J. R. Hayes등의, Electronic Letters, Vol. 20(21), pp.851-852 참조) 또는 카멜(camel) 트랜지스터(J. M. Shannon, IEEE, Proceedings, Vol. 128(9), pp.134-140, 1981년 참조)로 언급되는 제1유형은, 열이온 주입을 사용하며, 에미터와 베이스 사이에 적당한 형태의 장벽과, 베이스와 콜렉터 사이에 제2장벽과 함께, 에미터, 베이스, 콜렉터를 갖는다. 터널링 열 전자 전달 증폭기(tunneling hot electron transfer amplifier : THETA)(M. Heiblum, Solid State Electronics, Vol. 24, pp.343-366 참조)로 불리는 제2유형은, 베이스로의 터널 주입(tunnel injection)을 갖는 점에서 제1유형과 상이하다. 상기 두 유형은 모두 단극성이나, GaAs/AlGaAs계의 양극성 HET도 가능하다.
에미터로부터 베이스로의 전자 흐름은, 인가된 전압(Veb)에 의해 에미터/베이스 장벽 전위를 변화시킴으로써 양 유형에서 제어된다. 마찬가지로, 베이스로부터 콜렉터로의 전자 흐름은 베이스와 콜렉터간의 외부 인가 전압(Vbc)에 의해 제어될 수 있다. 정규 작동 조건하에서, Vbc는 베이스/콜렉터 정합에 역방향 바이어스를 건다. 에미터로부터 베이스로 주입된 전자는, 베이스내 주변 전자의 열 에너지보다 실질적으로 큰 에너지를 갖는다. 이 열(hot) 전자는 이상적으로는, 현저히 산란시키지 않고도 베이스를 관통한다. 베이스/콜렉터 장벽이 통과할 수 있고, 콜렉터의 공핍 영역(depletion region)으로 전달되며, 콜렉터내 전도 전자(conduction electron)로 들어간다.
당업자라면 쉽게 이해할 수 있듯이, 상기 유형의 소자가 실제의 HET로 기능하기 전에 여러 문제점이 해결되어야 한다. 상기 문제점으로는, 베이스/콜렉터 장벽에 의한 열 전자의 양자 역학적 반사와, 공간 전하 제한 전류가 있다. 그러나 가장 큰 문제점은, 베이스를 통해, 또 콜렉터의 공핍 영역을 통해 실질적으로 완벽한 열 전자 전달을 실시하는데 따른 난점이다.
최근에 출원된 미국 특허 출원(J. R. Hayes등에 의해, 1986년 6월에 출원된 발명의 명칭이 Hot Electron Transistor인 제871,494호)은 HET를 개선시키기 위한 수단에 관해 논하고 있다. 상기 수단중에는 HET의 천이(transit) 영역에 직접 천이 대역갭 화합물 반도체 재료를 이용하여, 상기 천이 영역 내에서는 전도 전자가 비교적 작은 유효 질량을 갖고, 양호하게는 GaAs의 전도 전자 유효 질량 보다 작다. 또한, 상기 천이 영역은, 화합물 반도체 재료를 구비하는데, 여기서 열 전자의 전체 산란비는 비교적 작으며, 양호하게는 동일한 주변(ambient) 전자 저항을 갖는 GaAs의 산란비보다 실질적으로 작다. 그러한 재료의 예로는, InAs, InSb, InGaAs, HgCdTl, PbSnTe등이 있다.
그러나, 상기 특허 출원(제871,494호)에 포함된 HET가, 동일한 기하학적 구조를 갖는 GaAs를 베이스로한 HET로 획득할 수 있는 것보다 실질적으로 양호한 성능을 가지나, 상기 성능은 많은 경우에서 실용 HET용으로 아직 부적합한 점이 있다. 예를 들어, 종래 기술의 HET는, 실온(300K)에서 실질적 전류 이득(예를 들어, β10, 여기서 β는 공통 에미터 전류 이득)을 얻기가 일반적으로 불가능하며, 통상적으로, 낮은 온도(예를 들어, 77K)에서 동작시킬 필요가 있다.
HET가 실온에서 동작이 가능함에 따른 동작의 간편성 및 β와 같은 특성의 개선 등의 일반적 요구의 관점에서 볼 때, HET 특성을 더욱 개선하기 위한 수단은 상당히 중요하다. 본 출원은 그러한 수단을 발표한다.
[정의]
가속 전계와의 가능한 상호 작용뿐 아니라 결정 내의 전자 전달을, 본원에서 탄도(ballistic)라 정의하고, 상기 전자는 격자 전위의 정적 부분과만 실질적으로 상호 작용 한다. 따라서, 전자 전달은, 비록 전자가 일부 작은 각도의 산란 및 또는 작은 에너지 변화를 받는다 해도 탄도라 할 수 있다.
본원에서의 전도 전자는, 그 에너지(E)가 실질적으로 상기 영역내 페르미 준위(EF)보다 크면, 주어진 전도 영역내의 열 전자가 되는 것으로 고려된다. 전형적으로, EEf+10kBT이고, kB는 볼쯔만 상수이며, T는 상기 격자의 절대 온도이다.
열 전자 트랜지스터(HET)는, 그 동작 특성이, 천이 영역 내에서 열 전자를 최소로 산란시키며, 트랜지스터의 천이 영역을 통해 열 전자의 전달에 의해 결정된 실질적 부분에 존재한다.
본원에서 HET의 천이 영역은, 실제로 열 전자 전달이 발생되거나 발생되도록 의도된 HET의 부분이다. 예를 들어, PDBT, 카멜 트랜지스터 또는 THETA 소자에서, 상기 천이 영역은 베이스 및 콜렉터 공핍 영역으로 구성된다. HET내 열 전자 전달의 가능성을 높이기 위해, 상기 천이 영역의 폭은 상기 재료내 열 전자의 평균 자유 경로(mean-free path)보다 작아야 한다.
상기 주변(ambient) 전하 캐리어는, 격자와 열적 평형을 이루는 전하 캐리어(전자 또는 홀)이다. 예를 들어, 양극성 HET에서 베이스내의 주변 전하 캐리어는 통상 홀이다.
[요약]
넓은 의미에서, 특성이 개선된 HET를 생산하기 위해 사용되는 기술이 본원에서 논의된다. 예를 들어, 실온에서 실질적 전류 이득(예를 들면, β10)을 갖는 화합물 반도체 HET에 대해 논의한다. 상기 트랜지스터는 여러 응용에서 사용될 수 있으며, 종래 기술의 트랜지스터로 가능했던 주파수보다 높은 주파수에서 동작 가능한 장치를 만들 수 있다.
본원의 HET는 일반적으로, 종래 기술의 HET와 비슷한 기하학적 구조를 갖는다. 상기 구조는, 전자 방출 영역(제1영역)과, 전자 집속 영역(제3영역)과, 제1 및 제3영역을 중개하며 인터페이스를 형성하는 제2영역을 구비한다. 상기 제1영역은 에미터층을 구비하며, 제2영역은 베이스층을 갖는데, 전형적으로 상기 에미터층은 베이스층과 접촉하고, 에미터/베이스 인터페이스를 형성한다. 또한, 상기 베이스층은, 전형적으로 제3영역 재료와 접촉하며, 베이스/콜렉터 인터페이스를 형성한다. 제1, 제2 및 제3영역 각각은, 적어도 상기 에미터층의 화합물과 다른 베이스층의 화합물과, 하나 이상의 화합물 반도체 재료를 갖는 하나 이상의 층으로 구성된다. 일부 경우에(예를 들면, 양극성 HET에서), 제2영역 재료는 제3영역 재료와 기본적으로 같으며, 제2 및 제3영역 재료는 상이한 불순물 및 또는 상이한 불순물 농도를 갖는다.
본원의 HET는, 제1, 및 제2 및 제3영역 각각과 전기적으로 접속시키기 위한 수단과, 제1영역으로부터 제2영역으로 열 전자를 주입시키기 위한 수단을 구비한다. 적어도, 주입된 열 전자의 실질적 부분(유리하게는 90%이상)은, 실질적인 에너지 손실없이 제2영역을 천이하고, 베이스/콜렉터 인터페이스를 횡단한다. 상기 주입된 열 전자는 평균 에너지(Ei)를 가지며, 그 평균 속도는 다른 영역과 다르다. 또한, 에미터/베이스 인터페이스와 수직인 성분(ki,1)과 에미터/베이스 인터페이스와 평행인 성분(ki,2)을 갖는 결정 운동량 벡터(crystal momentum vector)(ki)는, 상기 주입된 열 전자와 관련된다.
HET 특성은 상기 소자를 구성하기 위해 사용된 재료에 상당히 의존한다는 것을 알 수 있다. 예를 들어, 상기 에미터층 및 베이스층은, 열 전자가 에미터/베이스 인터페이스에 실질적으로 수직인, 전형적으로는 ki,2/ki, 1이 0.2보다 작은, 궤도로 베이스층에 주입되는, 대역 구조를 갖는 재료로 구성된다. 상기 조건하에서는, 주입된 전자의 대부분이 실질적인 산란 없이 베이스층을 천이할 수 있다. 예를 들어, 상기 조건은 전형적으로, 에미터층이 AlSbAs와 같은, 간접적인 광대역갭(indirect, wide bandgap)의 재료를 구비할 때와, 베이스층이 k-공간의 Γ-점 상에 중심을 둔 전도 대역을 갖는 재료(예를 들어, InAs)를 포함할 때와(상기 용어는 대역 구조를 설명하기 위해 사용되며 당업자에게는 공지되어 있음), 상기 열 전자가 상기 직접 Γ-상태(direct Γ-state)에 주입될 때, 적합하다.
또한, 상기 재료는 가능한한, 베이스/콜레터 인터페이스에 수직인 열 전자 속도 성분이 그 인터페이스 횡단시 실질적으로 변화하지 않도록 선택된다. 이는, ∂Ei/∂k의 수직 성분이 베이스/콜렉터 인터페이스 상에서 연속일 것을 필요로 한다(약 20%이하를 변화시킨다). 이 식에서 Ei는 열 전자의 평균 에너지이며, k는 전자파 벡터이며, ∂는 편미분을 표시한다. 상기 조건은 인터페이스의 존재로 인한 양자 역학 반사 및 공진이 최소가 되게 한다. 열 전자의 약 90%이상이 인터페이스를 통해 순방향으로 전달되도록, (에너지(Ei)의 전자에 대한) 인터페이스에 대해 수직인 속도 성분은, 인터페이스를 통과할 때 기껏해야 약 11%가 변해야 하며, 본 발명의 양호한 실시예에서는 상기 조건이 적합하다. GaSb 및 InAs는 예를 들어 콜렉터층 및 베이스층 재료로, 본 발명에 따른 HET에서 유리하게 사용될 수 있다.
HET의 성능을 개선하기 위해 선택적으로 사용될 수 있는 다른 수단이 있다. 예를 들어, 베이스층내의 점유된 주변 전도 전자 상태의 양자화를 유지하면, 산란을 억제시키고, 따라서 열 전자가 탄도적으로(ballistically) 천이 영역을 통과할 가능성을 증가시킬 수 있다. 상기 양자화는, 베이스층의 적어도 한 방향의 길이가 매우 작을 때, 즉, 전형적으로 10nm일 때 나타난다. 베이스층에 2차원 전자 가스를 형성하는, 매우 얇은 베이스층도, 산란을 제한하지만, 얇고 좁은(실질적으로 1차원) 베이스층은 산란을 더욱 제한한다. 베이스층내 주변 전하 캐리어의 양자화는, 유효 대역갭을 증가시키고, 따라서 대역간 산란 가능성을 감소시킨다.
HET에 상기 및 다른 특성을 결합시키는 것은, 종래 기술의 소자에 비해서 실질적으로 개선된 성능을 갖는 소자를 가져올 수 있다. 특히, 본 발명에 따른 소자는 약 1볼트 이상의 바이어스(Vce)에 대해 실온에서 β10이 된다.
특히, 본 발명에 따른 HET는, 이미 언급된 제1, 제2 및 제3영역을 구비하고, 상기 제2영역은 제1 및 제3영역을 중간에서 인터페이스를 형성하며, 에피택셜 구조로 된다. 상기 제1, 제2 및 제3영역 각각은, 제1/제2영역 인터페이스에서 적어도 제1영역 재료의 화합물과는 다른 제2영역 재료의 화합물을 갖는 화합물 반도체 재료로 구성된다. 상기 HET는, 제1, 제2 및 제3영역과 각각 전기적으로 접촉하기 위한 수단과, 제1영역으로부터 제2영역으로 평균 에너지(Ei)의 열 전자를 주입시키에 적합한 수단을 구비하는데, 주입된 전자의 적어도 일부분은 제2 및 제3영역 사이의 인터페이스를 통과한다. 열 전자는, 각각 상기 제1/제2영역 인터페이스에 수직하고 평행한 성분(ki,1및 ki,2)을 갖는 파수 벡터(wave vector)와, 제1/제2영역 인터페이스에 수직한 속도 성분에 관련된다. 제1, 제2 및 제3영역 재료는, 제2영역 재료에 Ei와 실질적으로 같은 에너지의 빈 전자 상태(empty electron state)가 있도록, 또, 상기 빈 전자 상태가, 상기 제1영역 재료의 에너지(Ei)의 적어도 일부 전자의 대응 파수 벡터 성분과 실질적으로 동일한 파수 벡터 성분(ki,2)과 관련있도록, 또한, 제2/제3영역 인터페이스에 수직인 열 전자의 속도 성분이, 제2/제3영역 인터페이스 통과시에 비교적 변화되지 않도록 선택된다.
[양호한 실시예의 상세한 설명]
제1도는 본 발명에 따른 HET(10)를 개략적으로 도시하는데, 여기서 (11), (12) 및 (13)은 제1, 제2 및 제3영역이고, (14), (15) 및 (16)은 제1, 제2 및 제3영역에 전기적으로 접촉시키기 위한 수단이다. 통상, 제1 및 제3영역은 에미터 및 콜렉터와 일치하고 그 각각은 하나 이상의 층을 가지며, 상기 제2영역은 베이스층을 구비함을 알 수 있다. 제3영역의 부분(17)은 콜렉터 공핍 영역이다. 예를 들어, (11)은 AlSb0.92As0.08을 포함하고, (12)는 실질적으로 InAs를 포함하며, (17) 및 (13)은 GaSb를 포함한다. 예를 들어, 상기 베이스층의 두께는 약 10nm이다.
제2도는 바이어스하에서 본 발명에 따른 2중 헤테로 접합 HET의 전도 대역을 개략적으로 도시하고, 참조 번호(20, 21 및 22)는 각각 제1영역, 베이스 및 제3영역을 가리킨다. 화살표는 열 전자의 흐름 방향을 나타내고, Φeb및 Φbc는 각각 에미터/베이스 및 베이스/콜렉터 에너지 장벽(각각 에미터/베이스 및 베이스/콜렉터 인터페이스와 관련됨)이며, E0는 ((21)의 전자 가스의 2차원 성질에 따른) 양자 역학 제한 에너지이고, EF는 제2영역의 페르미 에너지이다. 상술된 예시적인 재료의 조합에 있어서, Φeb는 약 1.3eV이고, Φbc는 약 0.8eV이다.
양호한 실시예는 에미터층으로부터 베이스층으로 평균 에너지(Ei)의 열 전자를 주입시키기 위해 열전자 방출(thermionic emission)을 사용한다. 두 장벽내의 공간 전하 효과(space charge effect)는, 상기 장벽 영역이 일정한 불순물 농도(ρj/ev)(여기서, e는 전자 전하이고, j는 전류 농도이고, v는 각 장벽에서의 평균 전자 속이다)로 도핑될 때 실질적으로 피할 수 있다. 베이스층으로부터 에미터층으로의 역방향 전류 흐름은, Φeb및 Φbc를 주변 열 에너지(kBT)(여기서, kB는 볼츠만 상수, T는 절대 온도)보다 크게 선택함으로써 최소화될 수 있다. 전형적으로 실온에서의 HET에 대해 Φbc0.5eV이다.
열 전자를 베이스로 주입시키는 것은 일반적으로, 에미터/베이스 인터페이스에 평행한 에너지 및 운동량이 보존될 때 가장 효율적이다. 따라서 에미터층 및 베이스층은, 베이스층에 에너지(Ei)의 빈 상태(empty state)가 존재하도록 선택되고, 상기 빈 상태는, 에미터층내 에너지(Ei)를 갖는 전자의 대응 파수 벡터 성분과 실질적으로 동일한 성분(ki,2)을 갖는 파수 벡터(ki, )와 관련된다.
상술된 내용은 제3a 및 3b도에 개략적으로 도시되는데, 여기에는 예시된 에미터층 및 베이스층 재료의 대역 다이어그램 관련 부분이 도시된다. 제3a도에서 알 수 있듯이, 상기 에미터 재료(예를 들어, AlSb)에서, Ei에서 가까운 에너지를 갖는 전자는, 브릴루인 지역(Brillouin zone) 내의 X-점에 가까운 파수 벡터를 가지며, 따라서, (100)을 향한 소자에는, 작은 ki,2(ki,2≪π/a)를 갖는 X-점의 최소점(minima)과, 큰 ki,2(ki,2∼π/a)(여기서, a는 에미터층 재료의 격자 상수)를 갖는 다른 X-점의 최소점을 점유하는 전자가 존재한다. 마찬가지로, 제3b도는 Ei에 가까운 에너지를 갖는 전자가, 상기 베이스층 재료(예를 들어, InAs)에서, Γ-점에 가까운 파수 벡터를 가짐을 보여준다. 이 예시된 에미터층 및 베이스층 재료의 조합은, 에미터층으로부터 베이스층으로의 열 전자(Ei와 거의 같은 에너지를 갖는)의 비교적 효율적인 주입을 허용한다. 특히, 효율적으로 주입된 전자는, 작은 ki,2를 갖는 X-점의 최소점으로부터 베이스층 재료 내의 Γ-형 상태인, 작은 ki,2로 이동한다. 다른 X-점의 최소점으로부터의 전자는, 큰 ki,2를 갖는 빈 상태가 상기 베이스층 재료에서 사용할 수 없기 때문에, 효율적으로 주입될 수 없다. 따라서 상기 주입된 전자는, 에미터/베이스 인터베이스에 평행한 작은 속도 성분만을 가지며, 결국 열전자가 탄도적으로 천이 영역을 횡단할 가능성이 증가한다.
실용적인 HET는, 열 전자를 베이스로 효율적으로 주입시키는 것을 요구할 뿐 아니라, 베이스/콜렉터 전위 장벽상에서 열 전자의 실질적으로 완전한 전달을 필요로 한다. 콜렉터 영역으로 들어갈 때 전자 속도의 변화가 감소할수록, 전자가 베이스/콜렉터 인터페이스에서 반사되는 가능성이 감소된다. 삼기 속도는 ∂E/∂k에 비례하므로, 유리하게는 상기 재료는 ∂E/∂kEi,2∼∂E/∂kEi,3로 되도록한다(여기서, 편미분은 상기 열 전자의 평균 에너지에서 얻고, 첨자 2 및 3은 상기 베이스/콜렉터 인터페이스의 양측면 상의 재료를 나타낸다).
유효 질량 이론으로부터 단지 설명할 목적으로 유도된, 속도 정합 조건의 적정한 다른 표현은, m2 */m3 *∼Ei/(Ei-Φbc)이고, 여기서 m2 *및 m3 *은 베이스 및 콜렉터 재료 각각의 유효 전자 질량이다. 따라서, Ei, Φbc, 및 베이스와 콜렉터 재료를 신중히 선택하면(콜렉터 공핍 영역에 적당히 고안된 초격자 사용가능성을 포함), Φbc로부터의 양자 반사가 최소화될 수 있다. 전형적으로, 상기 정합은 비교적 작은 범위의 전자 에너지(예를 들면, 약 0.5eV)에 대해 가능하다. 따라서, 주입된 전자가 비교적 작은 에너지 폭을 갖도록, 에미터 재료 및 Φbc를 선택하는 것이 유리하다.
또한, 베이스/콜렉터 인터페이스를 통한 고속 전달은, 전형적으로 상기 콜렉터 내의 전자 파동 함수(wavefunction)가 베이스의 전자 파동 함수와 유사할 것을 필요로 한다(예를 들면, 둘다 에너지(Ei)의 전자에 대해 s형이다). 예를 들어, 베이스 재료로 InAs, 콜렉터 재료로 GaAs를 선택하는 것은, 제3b도 및 제3c도에 도시하는 바와 같이, 상기 정합 조건 모두를 만족시킬 수 있고, 여기서, 제3c도는 예시된 콜렉터 재료(예를 들면, GaAs)의 대역 다이어그램의 관련 부분을 도시한다. 에너지(Ei)에서, 상기 베이스 및 콜렉터 재료 모두의 전자는 k-공간의 Γ-점 인근에 있으며, 따라서 s형 파동 함수를 갖고, Ei의 전도 대역의 경사는 두 재료가 유사하다.
본 발명에 따른 HET의 동작 특성을 개선하기 위해 선택적으로 사용되는 또다른 수단이 있다. 예를 들면, 베이스 영역이 양자화된 전자 상태를 포함하도록 크기를 갖는 소자에서, (주로 에너지 및 운동량 보존으로 인한) 운동량 보존이 존재하여 전자 산란의 가능성을 벌크(bulk)에서의 전자 산란 가능성 이하로 감소시킨다. 따라서, 베이스 영역의 적어도 하나의 크기(전형적으로 두께)를 감소시켜, 베이스내 주변 전하 캐리어가 유사(quasi) 2차원 전하 캐리어 가스 방식으로 동작하는 잇점이 있다. 전형적으로, 두께가 약 50nm이하이고, 양호하게는 약 20nm이하일 것을 요구한다. 또한 주변 전하 캐리어 가스의 유효 차원의 감소는 산란 가능성을 감소시킨다. 예를 들어, 베이스층에 수직으로 자장을 인가하는 것은, 2-10의 계수만큼 열 전자 산란을 감소시킨다. 당업자라면 알 수 있듯이, 상기 자장은 전하 캐리어 동작을 측면적으로 제한하고, 따라서 효율적인 0-차원 전하 캐리어 가스를 발생한다. 효율적인 1차원 전하 캐리어 가스는, 얇고 좁은(예를 들면, 50nm) 스트립형 베이스층 재료에 의해 생성될 수 있다.
전자 산란 가능성은, 종종 전자가 산란되는 최종 상태에 강력히 의존한다는 것이 알려져 있다. 예를 들어, InAs에서 (100)-방향 열 전자의, L-최소점으로의 산란이, 전형적으로 X-최소점으로의 산란보다 작다. 따라서, 유리하게는 주입 에너지(Ei)는 X-최소점의 에너지보다 작도록 선택된다. 반면, Ei가 L-최소점의 에너지보다 작을 필요는 없다. 이 발견으로 설계가 더 자유로와졌으며, 열 전자를 덜 산란시킬 수 있게 되었다.
두 종류의 이동성 전하 캐리어를 갖는 HET(예를 들어, 양극성 HET)에서는, 유효 중 홀 질량(effective heavy hole mass)(mh *)이 유효 전자 질량(effective electron mass)(me *)보다 큰 것이 바람직하고, 이는 산란에 운동역학적 제한을 증가시킨다. 상기 효과가 명백해지도록, 전형적으로 베이스/콜렉터 인터페이스에 수직으로 mh */me *10인 것이 바람직하다. 예를 들어, 이 조건은 변형된 (strained) 베이스층을 사용하여 충족시킬 수 있다.
당업자라면 본 발명 소자의 세 영역이 단결정 재료로 구성되며, 베이스층이 인접 재료와 함께 에피택셜 구조를 이룬다는 것을 명백히 알 수 있다. 그러한 구조는 공지된 기술, 예를 들면 분자 빔 에피택시(molecular beam epitaxy)에 의해, 성장될 수 있다.
상술된 AsSbAs/InAs/GaSb구조 이외에도 다른 여러 재료의 조합이 본 발명에 따른 HET에서 사용될 수 있다. 그 예로는, AlAs0.44Sb0.56에미터, In0.53Ga0.47As베이스 및 InP콜렉터를 구비하는 양극성 HET가 있다.
[실시예 Ⅰ]
(001)-방향의 Te 도핑(n+) GaSb 단결성 기판상에 MBE에 의해 이하의 헤테로에피텍셜(heteroepitaxial) 구조가 성장된다. 즉, 800nm 두께의 n+Te 도핑 (1018cm-3) GaSb 버퍼층, 계속해서 350nm 두께의 Te 도핑 (1015cm-3) GaSb층, 그중 후자는 콜렉터 공핍 영역이 된다. 계속해서, 10nm 두께의 변조 도핑(modulation-doped) InAs층(베이스층이 됨)과, 150nm 두께의 Te 도핑(1016cm-3) AlSb0.92As0.08층과 300nm 두께의 GaSb층을 증착시킨다. 표준 리소그래피 및 에칭 기술에 의해, 헤테로 구조를 패터닝한 후에(실질적으로 제1도에 도시된 방법으로), 증착된 AuGeNi 합금 접합이 버퍼층, 베이스층 및 최상층을 형성하고, 이어서, 급속어닐링으로 저항성 접촉이 형성된다. 표준 검사는, 제4도에 도시된 데이타에 의해 예시된 바와 같이, 실온에서 Vce1V일 때, β10이면, HET로서 작동하는 상기 구조를 나타낸다.
[실시예 Ⅱ]
헤테로에피텍셜 구조는, 상기 기판이 Sb 도핑 n+InP이고, 버퍼층이 n+도핑 (1018cm-3) InP이며, 콜렉터 공핍 영역에 대응하는 층이 500nm 두께의 Sn 도핑 (1017cm-3) InP이고, 베이스층에 대응하는 층이 20nm 두께의 Be 도핑(2×1019cm-3) In0.53Ga0.47As층인 것을 제외하고는, 실시예 1에서 설명된 바와 같이 성장된다. 이어서, 150nm 두께의 Sn 도핑 n-형(5×1017cm-3) AlAs0.44Sb0.56층과, 300nm 두께의 n+AlAs0.44Sb0.56층이 온다. 실시예 1에서와 같이 실질적인 패터닝 및 접촉 후에, 표준 검사는, 실온에서 Vce1V일 때, β1000이면, 헤테로 구조가 HET로서 작동함을 보여준다.
[실시예 Ⅲ]
단극성 HET는, 400nm 두께의 콜렉터 공핍 영역이 초격자(1.5nm 두께의 AlSb0.92As0.08층과 교번되는 6nm 두께의 GaSb층)로 구성되고, 베이스층이 6nm의 InAs이며, 에미터층이 150nm의 AlSb0.92As0.08인 것을 제외하고는, 실시예 1에서 설명된 바와 같이 생산된다. 상기 헤테로 구조는, 실온에서 Vce1일 때, β가 실질적으로 10보다 크면, HET로서 기능한다. 초격자의 존재로 인해, 개선된 속도 정합에 의해 베이스/에미터 인터페이스를 통한 열 전자의 전달이 개선된다.
[실시예 Ⅳ]
양극성 HET는, 베이층이 화합물 In0.58Ga0.42As를 갖는 것을 제외하고는, 실시예 2에서 설명된 바와 같이 생산된다. 결과적으로 변형된 베이스층은 베이스층내 열 전자 산란을 감소시킨다. 상기 헤테로 구조는, 실온에서 Vce1V일 때 β가 10보다 실질적으로 크면, HET로서 가능함이 발견되었다.

Claims (11)

  1. 열 전자 트랜지스터로서, a) 전자 방출 영역(제1영역)과, 전자 수집 영역(제3영역)과, 상기 제1영역과 상기 제3영역간의 인터페이스를 형성하며 에피택셜층인 제1 및 제3영역 사이의 제2영역을 구비하고, 여기서, 상기 제1, 제2, 제3영역 각각은 도핑된 복합 반도체 재료를 포함하고, 제1영역과 제2영역간의 인터페이스의 제1영역 재료의 조성은 제2영역 재료의 조성과 상이하며, b) 상기 제1, 제2 및 제3영역과 전기적으로 접속시키기 위한 수단을 구비하고, c) 적어도 주입되는 열 전자의 실질적 부분이 실질적인 에너지 손실없이 제2영역을 통과(traversing)하고, 질량 벡터(ki)가 각각 상기 제1영역과 제2영역간의 인터페이스에 직각이고 평행인 성분(ki,1, ki,2)을 갖고, 속도 성분이 상기 제2영역과 제3영역간의 인터페이스에 수직이도록, 제1영역으로부터 제2영역으로 평균 에너지(Ei)의 열 전자를 주입하는 수단을 구비하는, 열 전자 트랜지스터에 있어서, d) 상기 c)항의 수단이 열전자(thermionic) 주입 수단을 구비하며, e) 제1, 제2, 제3영역 재료는, 제2영역 재료 내에서 Ei와 실질적으로 같은 에너지 빈 전자 상태(empty electron state)가 있고, 제2영역과 제3영역간의 인터페이스에 수직인 열 전자의 속도 성분이 제2영역과 제3영역간의 인터페이스를 횡단(crossing)할 때 많아야 20%가 변화하도록 선택되며, 상기 주입된 열 전자의 적어도 90%는 실질적인 에너지 손실없이 제2영역을 통과하고 상기 제2 및 제3영역 사이의 인터페이스를 횡단하는 것을 특징으로 하는 열 전자 트렌지스터.
  2. 제1항에 있어서, 상기 제1, 제2 및 제3영역 재료는, 제1영역으로부터 제2영역으로 주입된 열 전자의 적어도 일부분이 제2영역에서 절대 온도 값(ki,2, ki, |1)이 약 0,2보다 작은 운동량을 갖도록 선택되는 것을 특징으로 하는 열 전자 트랜지스터.
  3. 제1 또는 제2항에 있어서, 상기 제3영역은 상기 인터페이스에 인접한 제3영역 재료내 제2영역과 제3영역간의 인터페이스에 수직한 속도 성분을 제2영역 재료내의 것과 정합시키기 위한 초격자를 구비하는 것을 특징으로 하는 열 전자 트랜지스터.
  4. 제1항에 있어서, 상기 제1, 제2 및 제3영역 재료는 제2영역 재료가 실질적으로 변형(strain)되도록 선택되어 제2영역 재료내 열 전자 산란이 감소되는 것을 특징으로 하는 열 전자 트랜지스터.
  5. 제1항에 있어서, 상기 제2영역내에 주변 전하 캐리어를 구비하고, 제2영역내 주변 전하 캐리어의 유효 차원을 감소시키기 위한 수단을 더 구비하여, 제2영역내 열 전자의 산란이 감소되는 것을 특징으로 하는 열 전자 트랜지스터.
  6. 제1항에 있어서, 상기 제1영역과 제2영역간의 인터페이스는 (001) 격자 방향에 실질적으로 수직하며, 상기 제2영역 재료는 전자 대역 구조의 X-최소점을 포함하고, Ei는 X-최소점의 에너지보다 작게 선택되는 것을 특징으로 하는 열 전자 트랜지스터.
  7. 제1항에 있어서, 상기 트랜지스터는 양극성 트랜지스터이고, 제2영역은 유효 중 홀 질량(effective heavy hole mass)(mh *)을 갖는 무거운 홀(heavy hole)이고, 상기 열 전자는 제2영역에서 유효 전자 질량(effective electron mass)(me *)을 가지며, 상기 제2영역 재료는 mh */me *가 제2영역과 제3영역간의 인터페이스에 수직한 방향으로 약 10보다 크도록 선택되는 것을 특징으로 하는 열 전자 트랜지스터.
  8. 제1항에 있어서, 상기 제1영역과 제2영역간의 인터페이스는 (001) 격자 방향에 수직이고, 제1영역과 제2영역간의 인터페이스에서 적어도 제1영역 재료는 대역 구조의 X-최소점이고, 제2영역 재료는 대역 구조의 Γ-최소점을 포함하며, Ei는 전자가 적어도 하나의 X-최소점으로부터 Γ-최소점으로 주입되는 것을 특징으로 하는 열 전자 트랜지스터.
  9. 제1항에 있어서, 상기 제1, 제2 및 제3영역은, AlSb0.92As0.08, InAs 및 GaSb 각각의 화합물 또는 AlAs0.44Sb0.56, In0.53Ga0.47및 InP 각각의 화합물로된 재료인 것을 특징으로 하는 열 전자 트랜지스터.
  10. 제1항에 있어서, 사이 제1영역은 간접, 광대역갭(indirect, wide bandgap)의 반도체 재료를 구비하며, 열 전자는 제2영역의 직접 Γ-형 상태(direct Γ-like state)로 주입되는 것을 특징으로 하는 열 전자 트랜지스터.
  11. 제1항에 있어서, 상기 트랜지스터는, 바이어스 전압(Vce)1V일 때, 적어도 10의 실온 전류 이득을 갖는 것을 특징으로 하는 열 전자 트랜지스터.
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