KR0128229Y1 - 캐패시터를 구비한 패키지 - Google Patents
캐패시터를 구비한 패키지Info
- Publication number
- KR0128229Y1 KR0128229Y1 KR2019950003312U KR19950003312U KR0128229Y1 KR 0128229 Y1 KR0128229 Y1 KR 0128229Y1 KR 2019950003312 U KR2019950003312 U KR 2019950003312U KR 19950003312 U KR19950003312 U KR 19950003312U KR 0128229 Y1 KR0128229 Y1 KR 0128229Y1
- Authority
- KR
- South Korea
- Prior art keywords
- package
- capacitor
- inner lead
- lead
- attached
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/642—Capacitive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
본 고안은 캐패시터를 구비한 패키지에 관한 것으로, 종래의 캐패시터를 구비한 패키지가 그 제조과정이 용이하지 않아 이를 해결하기 위해 안출한 것이다. 본 고안에 의한 캐패시터를 구비한 패키지는 다수개의 인너리드(10) 하면에 칩(3)이 부착되고, 상기 인너리드(10)와 칩(3)과는 와이어 본딩되며, 아웃리드(13)가 상기 인너리드(10)에 연장 형성되어 패키지(1)의 외부로 돌출되고, 인너리드(10)의 파워단자(12)와 접지단자(11)의 상면이 패키지(1)의 상면에 노출되도록 몰딩되고, 상기 파워단자(12)와 접지단자(11)의 상면에는 캐패시터(2)가 부착되어 구성된다. 그리고 인너리드(10)의 파워단자(12)와 접지단자(11)는 다른 인너리드(10)보다 길게 연장되고, 이 연장된 부분은 다른 인너리드(10)보다 넓게 형성되어 캐패시터(2)가 부착된다. 이와 같은 본 고안에 의한 캐패시터를 구비한 패키지에 의하면 칩에서 직류 전원의 내부 임피던스 결합으로 인한 불필요한 결합이 감소되는 효과가 있고, 패키지의 실장효율이 높아지는 등의 효과가 있다.
Description
제1도는 본 고안에 의한 캐패시터를 구비한 패키지의 내부 구성을 보인 단면도.
제2도는 본 고안에 의한 패키지의 리드프레임을 보인 사시도.
* 도면의 주요부분에 대한 부호의 설명
1 : 패키지 2 : 캐패시터
3 : 반도체칩 4 : 와이어
5 : 몰딩컴파운드 10 : 인너리드
11 : 접지단자 12 : 파워단자
본 고안은 캐패시터를 구비한 패키지에 관한 것으로, 특히 캐패시터를 패키지의 외상부에 장착하여 감결합(decoupling) 효과를 얻을 수 있고 기판에 실장시에 실장효율을 높일 수 있도록 한 반도체 패키지에 관한 것이다.
종래 기술에 의하 패키지에 있어서, 그 패키지에 캐패시터를 구비한 것들에는 다음과 같은 종류의 것이 있다.
먼저 반도체 칩과 캐패시터의 사이에 금속판을 게재시켜 그라운드와 파워를 연결하여 구성한 것과, 리드프레임 그라운드판에 금속판을 적층하여 캐패시터 역할을 할 수 있도록 한 것과, 그리고 리드프레임의 그라운드판을 절곡 형성하여 반도체 칩의 캐패시터를 실장한 것이 있다.
그러나 상기한 바와 같은 종래의 기술에 의한 캐패시터를 구비한 반도체 패키지에는 다음과 같은 문제점이 있다.
먼저 반도체와 캐패시터 사이에 금속판을 게재하여 그라운드와 파워를 연결한 것은 이와 같이 칩과 캐패시터의 사이에 금속판을 게재시키기 위한 작업이 추가되어 패키지 제조작업의 공수가 늘어나는 문제점이 있다.
그리고 금속판을 적층하여 캐패시터를 대용하는 경우에는 캐패시터의 용량산출이 어렵고 금속판 사이에 유전체를 삽입해야 하므로 적층 공정이 까다롭고 작업성이 떨어지는 문제점이 있다.
또한 그라운드판을 절곡 형성하여 반도체 칩의 옆에 캐패시터를 실장하는 경우에는 만약 다비트의 리드프레임 구조라면 캐패시터의 설치공간이 마땅치 않아 이를 확보하기 위해서는 패키지의 폭이 넓어지거나 길어지는 문제점이 있다.
본 고안의 목적은 상기와 같은 종래 기술에 의한 캐패시터를 구비한 패키지의 문제점을 해결하기 위한 것으로, 캐패시터를 패키지의 외부에 장착하여 패키지 내부에 있는 반도체 칩에서 직류 전원의 내부 임피던스 결합으로 인한 불필요한 결합을 감소시키고, 하나의 칩에 캐패시터를 구비함으로써 기판네 패키지를 실장할 때 실장효율을 높일 수 있는 반도체 패키지를 제공하는 것이다.
상기와 같은 본 고안의 목적은 다수개의 인너리드 하면에 칩이 부착되고, 상기 인너리드와 칩과는 와이어 본딩되며, 아웃리드가 상기 인너리드와 연결되어 패키지의 외부로 돌출되고, 인너리드의 파워단자와 접지단자의 상면이 패키지의 상면에 노출되도록 몰딩되며, 상기 파워단자와 접지단자의 상면에는 캐패시터가 부착됨을 특징으로 하는 캐패시터를 구비한 반도체 패키지에 의해 달성된다.
상기 인너리드의 파워단자와 접지단자는 다른 인너리드보다 길게 연장되고, 이 연장된 부분은 다른 인너리드보다 넓게 형성되어 캐패시터가 부착됨을 특징으로 한다.
상기한 바와 같은 본 고안을 첨부된 도면에 도시된 실시예를 참고하여 상세히 설명하면 다음과 같다.
제1도는 본 고안에 의한 패키지의 내부 구성을 보인 단면도이고, 제2도는 본 고안에 의한 패키지의 사용되는 리드프레임의 구조를 사시도이다. 이에 도시된 바와 같이, 본 고안에 의한 캐패시터를 구비한 패키지(1)는 반도체 칩(3)이 인너리드(10)의 하면에 접착제인 에폭시(6)로 부착되고, 인너리드(10)의 접지단자(11) 및 파워단자(12)의 상면은 몰딩된 패키지(1)의 상면에 노출되어 있어, 캐패시터(2)는 패키지(1)의 외상면의 상기 접지단자(11) 및 파워단자(12)의 상면에 정착되어 있게 된다. 상기 칩(3)과 인너리드(10)는 와이어(4)로 연결되어 전기적으로 연결된다. 그리고 본 고안에 의한 패키지(1)는 상기 인너리드(10)의 하면에 부착된 반도체 칩(3)과, 인너리드(10)의 파워단자(12) 및 접지단자(11)의 상면을 제외한 인너리드(10)와, 상기 반도체 칩(3)과 인너리드(10)를 전기적으로 연결하는 와이어(4)가 몰딩컴파운드(5)에 의해 몰딩되어 있다.
상기 인너리드(10)의 접지단자(11) 및 파워단자(12)는 다른 인너리드(10)들보다 길게 연장 형성되어 있고, 또 다른 인너리드(10)들보다 길게 연장되어 있는 부분은 그 폭이 다른 인너리드(10)에 비해 더 크게 형성되어 있다. 따라서 상기 파워단자(12)와 접지단자(11)의 상면은 패키지(1)가 완성되었을 때 패키지(1)의 상면에 노출되어 캐패시터(2)가 장착되기에 적합하게 된다. 그리고 상기 인너리드(10)는 몰딩컴파운드(5)에 의해 몰딩되어 있는 것으로 내측 단부 하면에는 반도체 칩(3)이 부착되고, 인너리드(10)에는 패키지(1)의 외부로 돌출되어 있는 아웃리드(13)가 연장 형성되어 있으며, 인너리드(10)의 접지단자(11) 및 파워단자(12)의 상면에는 상기와 같이 캐패시터(2)가 장착되어 있다. 상기 인너리드(10)의 중간부(10')는 일정한 경사를 가지게 절곡되어 있어 상기 반도체 칩(3)이 부착된 내측 인너리드(10)에서 아웃리드(13)가 연장 형성된 부분을 향해 하향 경사지게 되어 있다.
상기와 같은 본 고안의 작용효과는 다음과 같다. 먼저 본 고안의 구성에서 볼 수 있는 것처럼 인너리드(10)의 접지단자(11)와 파워단자(12)를 패키지(1)의 몰딩작업을 통해 패키지(1)의 상면에 돌출되도록 하여 캐패시터(2)를 패키지(1)의 표면에 실장하여, 이 패키지(1)가 실장되는 인쇄회로기판에의 실장 효율을 높이도록 하였다.
그리고 인너리드(10)의 접지단자(11) 및 파워단자(12)는 다른 인너리드(10)보다 넓고 길게 하여 캐패시터(2)를 장착하기에 편리하도록 하였고, 캐패시터(2)를 인너리드(10)의 접지단자(11)와 파워단자(12)에 직접 장착하게 되므로 작업공수가 줄어들게 되고 반도체 칩(3)과의 거리가 가깝게 되어 캐패시터(2)의 기능이 최대로 되도록 하였다.
위에서 상세히 설명한 바와 같은 본 고안에 의한 캐패시터를 구비한 패키지에 의하면 패키지 내부에 있는 반도체 칩에서 직류 전원의 내부 임피던스 결합으로 인한 불필요한 결합이 감소되는 효과가 있고, 또한 하나의 패키지에 캐패시터를 내장함으로써 패키지가 실장되는 인쇄회로기판의 패키지의 실장효율이 높아지며, 원하는 용량을 가진 캐패시터를 패키지에 구비하게 할 수 있어 다양한 용량을 가진 캐패시터를 사용하는 것이 가능하게 되는 효과가 있다.
Claims (2)
- 다수개의 인너리드 하면에 칩이 부착되고, 상기 인너리드와 칩과는 와이어 본딩되며, 아웃리드가 상기 인너리드에 연장형성되어 패키지의 외부로 돌출되고, 인너리드의 파워단자와 접지단자의 상면이 패키지의 상면에 노출되도록 몰딩되며, 상기 파워단자와 접지단자의 상면에는 캐패시터가 부착됨을 특징으로 하는 캐패시터를 구비한 패키지.
- 제1항에 있어서, 상기 인너리드의 파워단자와 접지단자는 다른 인너리드보다 길게 연장되고, 이 연장된 부분은 다른 인너리드보다 넓게 형성되어 캐패시터가 부착됨을 특징으로 하는 캐패시터를 구비한 패키지.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019950003312U KR0128229Y1 (ko) | 1995-02-27 | 1995-02-27 | 캐패시터를 구비한 패키지 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019950003312U KR0128229Y1 (ko) | 1995-02-27 | 1995-02-27 | 캐패시터를 구비한 패키지 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960029742U KR960029742U (ko) | 1996-09-17 |
| KR0128229Y1 true KR0128229Y1 (ko) | 1998-10-15 |
Family
ID=19408501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019950003312U KR0128229Y1 (ko) | 1995-02-27 | 1995-02-27 | 캐패시터를 구비한 패키지 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0128229Y1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100945501B1 (ko) * | 2007-03-15 | 2010-03-09 | 주식회사 하이닉스반도체 | 반도체 패키지 |
-
1995
- 1995-02-27 KR KR2019950003312U patent/KR0128229Y1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100945501B1 (ko) * | 2007-03-15 | 2010-03-09 | 주식회사 하이닉스반도체 | 반도체 패키지 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960029742U (ko) | 1996-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6339255B1 (en) | Stacked semiconductor chips in a single semiconductor package | |
| US6608375B2 (en) | Semiconductor apparatus with decoupling capacitor | |
| US6303997B1 (en) | Thin, stackable semiconductor packages | |
| US6054764A (en) | Integrated circuit with tightly coupled passive components | |
| US6262479B1 (en) | Semiconductor packaging structure | |
| US9029993B2 (en) | Semiconductor device including semiconductor chip mounted on lead frame | |
| KR20010034154A (ko) | 다수의 기판층과 적어도 하나의 반도체 칩을 가진 반도체소자 및 그의 제조 방법 | |
| US20030038347A1 (en) | Stackable-type semiconductor package | |
| WO2008055134A2 (en) | Electronic device with inductor and integrated componentry | |
| US20020121683A1 (en) | Encapsulated die package with improved parasitic and thermal performance | |
| KR0128229Y1 (ko) | 캐패시터를 구비한 패키지 | |
| US7166905B1 (en) | Stacked paddle micro leadframe package | |
| KR100649869B1 (ko) | 반도체 패키지 | |
| KR19980044211A (ko) | 반도체 패키지 및 그 제조방법 | |
| KR100248147B1 (ko) | 반도체패키지 및 그 실장용 소켓 | |
| JPS60171754A (ja) | 回路素子付半導体チツプキヤリア | |
| CN214797376U (zh) | 一种车用贴装式功率半导体模块 | |
| KR200241482Y1 (ko) | 에스·비·지·에이 패키지의 구조 | |
| KR200205182Y1 (ko) | 적층이 가능한 핀 그리드 어레이 패키지 | |
| KR100537893B1 (ko) | 리드 프레임과 이를 이용한 적층 칩 패키지 | |
| KR19980043385A (ko) | 칩 사이즈 패키지 | |
| KR19980034135A (ko) | 칩 온 칩 구조를 갖는 적층 칩 패키지 | |
| KR20010046228A (ko) | 적층형 패키지 | |
| KR19990016941A (ko) | 적층가능한 비지에이 패키지 | |
| JPH04101452A (ja) | 半導体パッケージ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 20040719 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |