KR0124367B1

KR0124367B1 - 디지탈 필터

Info

Publication number: KR0124367B1
Application number: KR1019890018142A
Authority: KR
Inventors: 클랑크 오토; 로트만 디이터
Original assignee: 로베르트 아인젤; 도이체 톰손-브란트 게엠베하
Priority date: 1988-12-08
Filing date: 1989-12-08
Publication date: 1997-12-11
Also published as: ATE118929T1; EP0372440B1; HK14996A; DE3841268A1; DE58909032D1; JPH02193406A; KR900011138A; US5025406A; EP0372440A2; EP0372440A3; ES2070885T3

Abstract

내용없음

Description

디지털 필터

제1도는 디지털 필터의 약도.

제2도는 회로의 실시예의 블록선도.

제3도는 동시계산을 실시하는 실시예를 보여주는 약도.

제4도는 회로의 다른 실시예의 블록선도.

본 발명은 디지털 전송되는 정보신호용 필터에 관한 것이다. 이와 같은 신호는 예컨대, 오디오신호의 디지털 전송을 위하여 사용한다.

정보신호의 무선전송의 경우, 다중로 수신을 통하여 신호성분의 손실이 생기는 일이 있다. 수신기에서의 적당한 신호처리 수단과 관련하여 적당히 합성신호를 형성하는 것 및/또는 전송주파수의 선택에 의하여, 상기 장해를 어떻게 저감하는가는 공지되어 있다.

고정수신기의 경우, 예컨대, 스위칭후 그때마다, 그때의 수신 상태에 대하여 한번 수신기의 최적조정을 실시하는 것만이 필요하다. 그러나 이동차량에서 사용되는 수신기의 경우에는 급속히 변하는 수신환경에 대한 연속적인 조정이 필요하다. 이 사실은 예컨대, 테스트 시퀀스를 주기적으로 전송하고 또한 그것을 수신기에서의 상관을 통하여 평가함으로써 행할 수가 있다. 그 경우 그 결과에 따라, 신호로에 삽입접속되는(적응)필터에 대한 조정(올바른)치가 검출된다. 이와 같은 방법은 예컨대, 다음 간행물에 기재되어 있다.

G.D Forney, Jr. “Training adaptive linear filters″, 미국특허 제3,723,911호 명세서, 1973년 3월 27일.

발표자 K.H. Mueller와 D.A. Spaulding, “Cyclic equalization-a new rapidly converging equal -ization technique for synchronous data communication″, Bell System. J. pp. 369-406, 1975년 2월.

이들 간행물에 기재되어 있는 적응방법은 예컨대 상당한 용량을 갖는 계산기(시그널 프로세서)를 통하여 처리할 수 있는 막대한 기술작업을 필요로 한다.

이 문제를 해결하기 위하여 통상, 시프트레지스터와 계산기를 사용하여 변화하는 수신상태로 연속적으로 조정할 수 있는 필터장치가 사용된다. “필터되어야하는″ 정보는 예컨대, 각각 8비트의 디지털 코드화치의 열로 이루어지고 또한 항시 시프트레지스터로 공급된다. 시프트레지스터는 예컨대 각각 8비트인 적어도 1024의 값을 기억할 수 있도록 구성되어 있다. 예컨대 1024의 값인 이 길다란 다수의 정보치를 사용하여, 계산기, 예컨대 시그널프로세서를 사용하여 모든 개별치에 대하여 일정한 수학법칙에 따라 새로운 출력치가 계산된다. 따라서 계산기에 의하여 검출된 새로운 출력치는 1024의 개별치에 의존하고 있다. 사용하는 수학 법칙은 정보의 열의 이 길이및 통례 또한 예컨대 수천의 값에 대한 가일층 길다란 정보의 열의 길이에 대한 모든 새로운 출력치에 대하여 일정하다고 볼 수 있다. 예컨대 1024의 소정의 길이 정보의 열의 종말에, 새로운 출력치의 계산을 위해 필터에 할당되어 있는 “생성법칙″이 변경되지 않으면 안된다.

상술한 처리과정은 각각의 초기치에 대하여 방대한 계산작업, 예컨대 1024개의 8비트의 승상 및 각 승산치의 가산을 필요로 하지만, 다른 한편 금일의 시그널프로세서에 대한 이 처리시간은 1회의 승산처리에 대하여 사용가능한 시간보다 현저히 짧기 때문에, 개별초기치에 대해서도 계산은 효과적으로 직열로 실시되고, 이에 따라 상응하는 기본치는 시프트레지스터의 중간 순환을 통하여 사용가능하게 된다. 선택예에서 비교적 길이가 긴 데이터(시리즈)의 계산에 사용가능한 시간은 수미리초로 되고, 즉 약 1미리초내에 약1,000의 출력치를 계산하지 않으면 안되고, 마이크로초당 약 1000회의 승산(각 출력치마다)을 의미한다. 이 사실은 사용가능한 최고의 프로세서를 가지고서도 실현할 수 없으며, 또한 이와 같은 데이터 시퀀스를 하나의 시프트레지스터로부터 판독해낼 수는 없다. 1회의 승산에 대한 처리시간은 예컨대 25ns로 되므로, 이 작업을 하기 위해서, 상당히 다수의 프로세서를 병렬로 접속하지 않으면 안된다. 이 사실은 코스트 및 사용자에 대한 기술적인 장치에 대한 기타의 실용상의 이유로서 받아들일 수 없다.

본 발명의 목적은 대단히 급속히 변화하는 수신조건으로 조정할 수가 있는, 사용자용 수신기에 대한 실용필터를 제공하는데 있다.

이 목적은 본 발명에 의하면, 청구범위 제1항의 특징 부분에 기재된 구성에 의하여 해결된다.

본 발명의 가일층의 개량은 기타의 청구항에 기재되어있다.

다음에 본 발명을 도시한 실시예에 대하여 도면을 사용해서 상세히 설명한다.

제1도는 상술한 작업을 행함에 있어 적합한 트랜스버설 필터의 구성을 원리적으로 보여주고 있다. 디지털 코드화된 정보신호의 데이터가 시프트레지스터(1)로 공급된다. 출력신호는 개별 시프트레지스터 출력신호를 일정한 계수(C1…Cn)로 승산하고, 그들을 가산함으로써 형성된다.제2도는 그 목적이 유일한 프로세서를 사용하여 직렬계산을 실시할 수 있는 본 발명의 실시예를 보여주고 있다. 이 직열계산을 실시하기 위하여, 하나의 출력치를 위하여 행하여지지 않으면 안되는 복수의 승산이 그의 출력치에 대하여 여러 가지로 달라지도록 관여(예컨대 0으로부터 1까지의 승수 또는 계수에 상응하여)한다는 사실이 사용된다. “전처리″에서 0의 승수와의 적은 전부, 그들이 적의 합계에 관여하지 않으므로, 항상 제외된다. 나머지 수의 값은 그의 크기에 따라서 분류되고 또한 일정수, 예컨대 50(아웃, 오브, 1024)로 제한된다.

회로는 이곳에서도, 상응한 길이, 예컨대 각각 8비트의 1024치의 시프트레지스터 메모리를 포함하고 있다.

계산을 위하여 사용되는 값은 이곳에서는 레지스터에 랜덤으로 분배되어 있으므로, 레지스터를 시프트함으로써 간단하게 특정한 값을 이미 사용할 수는 없다. 이때문에 시프트레지스터 기술에 의하여 요구되는 요구가 불필요하게 높아지게 된다. 따라서 개별시프트레지스터 셀은 회로 매트릭스(게이트 회로망)에 접속되어 있으며, 그 결과 시프트레지스터 출력측에 상응하는 군은, 매트릭스의 상응하는 수의 출력측에 접속할 수 있다. 회로 매트릭스는, 상술한 방법으로 결정되어있는 어드레스 시켄에 의하여 동작하고, 이에 의하여 하나의 출력치에 대한 계산과정내에서 순서는 고정되어 있지 않는다. 그 이유는 모든 적은 하나의 합계로 가산되어 있기 때문이다.

8비트치는 시프트레지스터의 하나의 출력측에 직렬로 출력되는가 또는 각각, 매트릭스(3)의 입력측으로 공급되고, 그의 결과치의 전송은 직열로 행하여진다. 제2도의 경우와 같이, 값의 일부가 매트릭스의 출력측에 일시 기억되어 있으면(레지스터 A, B등), 프로세서에서의 계산과정에 대한 조정에 유리하다. 따라서, 매트릭스는 필요에 따라서, 적당히 확장하게 된다.

제3도는 수개의 출력치에 대한 계산을 동시에 어떻게 실시하는가를 표시하고 있다. 프로세서는 수개의 가산메모리(누산기)에서 번갈아 동작한다. 계산과정에서의 값의 할당이 도시되어 있다.

유리한 것은, 언제나 동시에 시프트레지스터의 인접 셀을 블록에 조합하고 또한 부분순환을 통하여 직열로 판독해낼 수 있다는 것이다. 더욱이, 프로세서에 있어서의 승수를 조합시킨 치군에 대하여 일정하게 유지할 수 있는 것이다. 새로운 치군에 대하여 시프트레지스터는 블록길이만큼 시프트된다.

제4도는 메모리의 기능을, 짧은 액세스시간을 갖는 RAM 모듈(랜덤, 액세스, 메모리)에 의하여 이행하는, 다른 실시예를 보여주고 있다. 이 경우, 요구되는 메모리 내용이, 어드레스평가 및 조작을 거쳐 출력측에 달하게 되는 것이 보증되지 않으면 안된다. 이론적으로 요구되는 어드레스 수는 일정한 계수를 사용해서 어느 영역에 대하여 순차로 계산되지 않으면 안되는 출력치의 수에 의하여 승산되는 정수의 수(계수 : 선택된 실시예에서는 50)에 상응한다. 이것은 예컨대, 2000의 출력치의 경우, 계산되어야할 100,000의 어드레스로 되게된다. RAM 모듈에 있어서의 값이 상응하도록 배치되어있다면(시프트레지스터에 유사하여), 유리한 방법으로 단일의 (제1의) 어드레스의 세트는 선택한 실시예에서 50으로 할 수 있으며, 또한 간단한 계산과정에서 모든 어드레스는, 각각 새로운 출력치에 대하여 1만큼 높이든가 또는 메모리에 있어서 반대의 순서인 경우 1만큼 낮게할 수 있다.

기본적으로, 출력치에 대한 “생성법칙″이 일정한 전부의 정보는 RAM에 있어서 사용가능하도록 유지되어야 한다. 그 이유는 하나의 선택된 순서에 의하여 재로드하는 것은 전체의 메모리 내용의 변경을 의미하고 또한 계산과정이 사용할 수 없는 것이 되기 때문이다. 물론, 시프트레지스터의 경우처럼, 이미 요구되지 않는 정보의 이들 부분을 소거하고 또한 연속적으로 새로이 도래한 정보로 치환할 수 있다. 그러나 그로부터 순서(어드레스에 관한)가 이미 RAM에 꼭 들어맞지 않게 되고, 또한 그렇기 때문에 어드레스에 대한 복잡한 계산을 다시해야하는 것은 불편하다.

수신기에 관해서, 수개의 신호, 예컨대 4PSK 복조된 I신호 및 Q신호를 사용하여 필터링을 실시하는 것이 필요하게 되는 가능성이 있다. 이 경우 수개의 각종 필터링 과정, 예컨대 소위 정합 필터과정 및 등화기과정도 행할 수 있다. 프로세서의 계산용량이 허용하는 한, 개개의 과정은 조합되든가(I 및 Q) 또는 때로는 같은 프로세서에 의하여 순차로 실시된다(정합 필터 및 등화기). I신호 및 Q신호의 경우, 병렬동작하는 2개의 시프트레지스터가 사용되지 않으면 안된다. 계산된 중간치, 예컨대 정합 필터의 출력치는 일시 메모리에 기억되어야하며, 그들을 사용해서 등화기 과정을 실시할 수 있다.

본 발명의 디지털 필터는, 수신기에 있어서 급속히 변화하는 수신상태에 알맞는다는 특징을 가지고 있다.

Claims

필터링되는 신호의 소오스, 상기 신호를 직렬로 로딩하며 병렬 출력단자에서 병렬 출력샘플을 제공하기 위한 시프트레지스터 수단, 출력샘플중 미리결정된 하나의 그룹을 각각의 매트릭스 출력단자로 제공하기 위하여 제어신호에 응답하며 병렬 출력단자와 결합하는 매트릭스 수단, 출력샘플중 하나와 미리 결정된 계수의 곱의 합을 출력 신호로서 만들기 위하여 상기 매트릭스 수단에 결합된 처리 수단, 상기 시프트레지스터 수단에 의하여 제공된 각각의 샘플에 대한 필터계수를 만들고 미리 결정된 값을 초과하는 값을 가지는 계수만이 미리 결정된 계수로서 제공하고, 계수가 미리 결정된 값을 초과하는 샘플에 대응하는 제어신호를 제공하기 위하여 신호의 소오스에 응답하는 프리프로세서 수단을 포함하는 것을 특징으로 하는 디지털 필터.
제1항에 있어서, 상기 매트릭스 수단은 출력 샘플의 미리 결정된 것 중 하나를 미리 저장하기 위한 수단을 포함하는 것을 특징으로 하는 디지털 필터.
제1항에 있어서, 상기 처리 수단은 상기 곱중 하나를 일련으로 형성하며 상기 출력 신호를 제공하도록 상기 곱을 연속하여 축적하기 위한 수단을 포함하는 것을 특징으로 하는 디지털 필터.
미리 결정된 계수와 샘플 값의 곱의 합을 형성함에 의하여 샘플 값에 블록으로부터 출력 샘플을 형성하는 유형의 디지털 필터에 있어서, 신호 샘플값의 소오스, 각각의 계수에 의한 곱이 논 제로 곱을 산출할 때는 신호 샘플 값중 하나를 지시하는 제어 신호와 계수를 결정하기 위하여 신호 샘플값의 소오스에 응답하는 프리프로세서 수단, 샘플값의 블록으로부터 샘플값의 하나를 각각의 출력 단자에 제공하기 위하여 제어 신호에 응답하며 소오스와 결합한 수단, 샘플값중 하나를 제공하기 위한 수단과 결합하여 샘플값과 계수중 하나의 곱의 합을 만들기 위한 계수에 응답하며 샘플값의 하나를 제공하기 위한 수단과 결합한 처리 수단을 포함하는 것을 특징으로 하는 디지털 필터.
제4항에 있어서, 신호 샘플값중 하나를 제공하기 위한 수단은, 병렬 출력단자에서 병렬 출력샘플을 제공하며 신호 샘플값을 일련으로 로딩하기 위한 시프트레지스터 수단, 출력샘플중 미리 결정된 하나의 그룹을 각각의 매트릭스 출력단자로 제공하기 위하여 제어신호에 응답하여 병렬 출력단자와 결합하는 매트릭스 수단을 포함하는 것을 특징으로 하는 디지털 필터.
제4항에 있어서, 신호 샘플값중 하나를 제공하기 위한 수단은, 상기 소오스와 결합한 랜덤 어세스 메모리, 상기 랜덤 어세스 메모리에 어드레스 신호를 인가하며 발생하게 하기 위한 제어신호에 응답하는 수단을 포함하는 것을 특징으로 하는 디지털 필터.
제6항에 있어서, 어드레스 신호를 발생하기 위한 수단은 랜덤 어세스 메모리에서 연속한 신호 샘플값을 기록하기 위한 기록 어드레스 값과 각각의 계수에 의한 곱이 논 제로곱을 산출할때는 신호 샘플값중 하나에 대응하는 신호 샘플값만 랜덤 어세스 메모리로부터 판독하기 위한 판독 어드레스 값을 만드는 것을 특징으로 하는 디지털 필터.
제4항에 있어서, 상기 처리 수단은 상기 곱중 하나를 일련으로 형성하며 출력 샘플을 제공하도록 상기곱을 연속하여 축적하기 위한 수단을 포함하는 것을 특징으로 하는 디지털 필터.
신호 샘플의 값과 미리 결정된 계수의 곱의 합을 형성함에 의하여 신호 샘플값의 블록으로부터 출력샘플을 형성하는 유형의 디지털 필터에 있어서, 신호 샘플값의 소오스, N(정수)개의 연속한 신호 샘플값의 블록을 저장하기 위하여 신호 샘플값의 소오스와 결합하는 수단, 적어도 하나의 출력 단자에서 상기 블록으로부터의 M(N보다 작은 정수)개의 신호 샘플값을 제공하기 위하여 제어 신호에 응답하며 저장하기 위한 수단에 결합된 수단, M개의 신호 샘플값과 계수의 곱의 합을 만들기 위하여 계수에 응답하며 M개의 신호 샘플값을 제공하기 위한 수단과 결합된 처리수단, N개의 신호 샘플값의 각각에 대한 필터 계수를 결정하며 상기 처리수단에 의하여 이용되는 계수로서 M의 가장 큰 필터 계수를 선택하며 M의 가장 큰 필터계수에 대응하는 M개의 신호 샘플값을 선택하기 위한 제어신호를 만들기 위하여 신호 샘플값의 소오스에 응답하는 프리프로세스 수단을 포함하는 것을 특징으로 하는 디지털 필터.
제9항에 있어서, 상기 처리수단은 상기 곱중 하나를 일련으로 형성하며 출력 샘플을 제공하도록 상기 곱을 연속하여 축적하기 위한 수단을 포함하는 것을 특징으로 하는 디지털 필터.