KR0122373Y1

KR0122373Y1 - Memory control apparatus having memory frame interval

Info

Publication number: KR0122373Y1
Application number: KR2019940036657U
Authority: KR
Inventors: 곽재현
Original assignee: 정장호; 엘지정보통신주식회사
Priority date: 1994-12-28
Filing date: 1994-12-28
Publication date: 1998-09-15
Also published as: KR960024614U

Abstract

이 고안은 프레임 간격을 둔 메모리 제어장치에 관한것으로서, 특히 타임슬롯간에 충돌과 데이타의 유실이 발생하지 않도록 읽기와 쓰기간에 한 간격이 생기도록 메모리를 제어하기 위한 프레임 간격을 둔 메모리 제어장치에 관한 것이다.The present invention relates to a frame-spaced memory controller, and more particularly to a frame-spaced memory controller to control the memory so that there is a gap between reads and writes to avoid collisions and loss of data between timeslots. will be.

본 고안의 는 클럭 신호를 반전 시키기 위한 제 1인버터 수단, 전원신호를 반전 시키기 위한 제 2인버터 수단, 상기 제 1인버터 수단의 반전된 수단을 클럭 단자에 입력 받고, 반전된 전원 신호를 리셋단자에 입력 받고, 데이타 단자로는 제 2출력의 귀환 데이타를 입력으로 하여 제 2출력의 반전 출력을 출력하기 위한 제 1플립플롭 수단, 상기 제 1플립플롭 수단의 반전 제 1출력과 자신의 출력을 인버터 수단을 통해 반전시킨 제 3반전수단을 AND게이트 수단을 통해 AND하여 데이타 단자에 입력받고 반전된 클럭과 전원을 클럭 단자와 리셋 단자에 입력받아 제 2출력을 출력하기 위한 제 2플립플롭 수단, 상기 제 1플립플롭 수단과 같이 반전된 클럭과 전원을 입력받고 제 6출력 신호의 귀환된 데이타를 데이타 단자에 입력받아 제 4출력을 출력하기 위한 제 3플립플롭 3수단, 상기 제 3플립플롭 수단의 제 4출력의 반전 출력과 자신의 출력을 반전시킨 신호를 AND게이트를 통해 AND하여 데이타 단자에 입력받고, 반전된 클럭과 전원을 입력받아 제 6출력을 출력하기 위한 제 4플립플롭 수단을 구비한다.In the present invention, the first inverter means for inverting the clock signal, the second inverter means for inverting the power signal, the inverted means of the first inverter means are input to the clock terminal, and the inverted power signal is input to the reset terminal. A first flip-flop means for receiving the feedback data of the second output as an input and outputting the inverted output of the second output, the inverted first output of the first flip-flop means and its output Second flip-flop means for inputting the third inverting means inverted through the means through the AND gate means to input the inverted clock and power to the clock terminal and the reset terminal and output a second output; Third flip for receiving the inverted clock and power as the first flip-flop means, receiving the returned data of the sixth output signal to the data terminal and outputting the fourth output. The third output of the flop and the inverted output of the fourth output of the third flip-flop means and the signal inverted their output are ANDed through the AND gate to be input to the data terminal, and the inverted clock and power are input to receive the sixth output. And fourth flip-flop means for outputting.

Description

Frame Spaced Memory Controls

제1도는 종래의 메로리 제어장치의 구성도,1 is a block diagram of a conventional memory controller,

제2도는 본 고안의 메로리 제어장치의 구성도,2 is a block diagram of a memory control device of the present invention,

제3도는 입출력 타이밍도이다.3 is an input / output timing diagram.

이 고안은 프레임 가격을 둔 메모리 제어장치에 관한것으로서, 특히 타임슬롯간에 충돌과 데이타의 유실이 발생하지 않도록 읽기와 쓰기간에 한 간격이 생기도록 메모리를 제어하기 위한 프레임 간격을 둔 메모리 제어장치에 관한 것이다.The present invention relates to a memory controller having a frame price, and more particularly to a memory controller having a frame interval for controlling the memory such that there is a gap between reads and writes so that collisions and data loss do not occur between timeslots. will be.

제 1도는 종래의 메모리 제어장치의 구성도로 입력클럭을 반전시키기 위한 인버터(10), 반전된 클럭을 입력받아 동기시켜 출력 1과 출력 2를 출력하기 위한 플립플롭(20)으로 구성된다. 클럭신호가 인버터(10)를 통해 플립플롭(20)의 클럭단자에 입력되면 출력은 반전된 클럭에 동기되어 출력된다.FIG. 1 is a block diagram of a conventional memory controller, and includes an inverter 10 for inverting an input clock and a flip-flop 20 for outputting an output 1 and an output 2 in synchronization with an inverted clock. When the clock signal is input to the clock terminal of the flip-flop 20 through the inverter 10, the output is output in synchronization with the inverted clock.

상기와 같이 구성된 종래의 메모리 제어장치는 하나의 플립플롭으로 구성되어 동작함으로써 쓰기를 한후 바로 읽기를 수행하여 프레임의 간격이 없어 프레임간 충돌이 일어나 데이타가 유실된다.The conventional memory controller configured as described above is configured to operate as a single flip-flop to perform a read immediately after writing, so that there is no frame interval and data is lost due to collision between frames.

상기와 같은 문제점을 해결하기 위한 이 고안은 타임슬롯간 충돌과 데이타의 유실이 발생되지 않도록 쓰기와 읽기간 간격을 두어 메모리를 제어할 수 있는 메모리 제어장치를 제공하는데 목적이 있다.The present invention for solving the above problems is to provide a memory controller that can control the memory at intervals between writing and reading so that conflicts between timeslots and data loss do not occur.

상기의 목적을 달성하기 위한 이 고안은 클럭 신호를 반전 시키기 위한 제1인버터 수단,전원 신호를 반전 시키기 위한 제 2 인버터 수단, 상기 제1 인버터 수단의 반전된 수단을 클럭 단자에 입력 받고, 반전된 전원 신호를 리셋단자에 입력 받고, 데이타 단자로는 제 2 출력의 귀환 데이타를 입력으로 하여 제 2출력의 반전 출력을 출력하기 위한 제 1플립플롭 수단, 상기 제1플립플롭 수단의 반전 제 1출력과 자신의 출력을 인버터 수단을 통해 반전시킨 제 3반전수단을 AND게이트 수단을 통해 AND하여 데이타 단자에 입력받고 반전된 클럭과 전원을 클럭 단자와 리셋 단자에 입력받아 제 2출력을 출력하기 위한 제 2플립플롭 수단, 상기 제 1플립플롭 수단과 같이 반전된 클럭과 전원을 입력받고 제 6출력 신호의 귀환된 데이타를 데이타 단자에 입력받아 제 4출력을 출력하기 위한 제 3플립플롭 3수단, 상기 제 3플립플롭 수단의 제 4출력의 반전 출력과 자신의 출력을 반전시킨 신호를 AND게이트를 통해 AND하여 데이타 단자에 입력받고, 반전된 클럭과 전원을 입력받아 제 6출력을 출력하기 위한 제 4플립플롭 수단을 구비하는 것을 특징으로 한다.The present invention for achieving the above object is a first inverter means for inverting the clock signal, a second inverter means for inverting the power signal, the inverted means of the first inverter means is input to the clock terminal, A first flip-flop means for receiving a power signal to the reset terminal and outputting the inverted output of the second output by receiving feedback data of the second output as a data terminal, and an inverted first output of the first flip-flop means And a third inverting means which inverts its own output through the inverter means to be ANDed through the AND gate means to input to the data terminal, and to receive the inverted clock and power to the clock terminal and the reset terminal to output the second output. Fourth flip-flop means, the same as the first flip-flop means receives the inverted clock and power and receives the data returned from the sixth output signal to the data terminal; A third flip-flop three means for outputting a signal; an inverted output of the fourth output of the third flip-flop means and a signal inverted its own output are ANDed through the AND gate to be input to the data terminal, and the inverted clock and power supply And a fourth flip-flop means for receiving the sixth output.

이하, 이 고안의 실시 예를 첨부된 도면을 참조하여 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

제 2도는 본 고안의 메모리 제어 장치의 구성도이며, 제 3도는 그에 따른 타이밍도를 나타낸다.2 is a configuration diagram of the memory control apparatus of the present invention, and FIG. 3 is a timing diagram according to the configuration.

본 고안의 메모리 제어장치는 입력된 클럭을 반전시키기 위한 인버터(1), 입력된 전원을 반전시키기 위한 인버터(2), 반전된 클럭과 전원을 입력받아 출력단자 Q를 통해 출력하기 위한 플립플롭 1(4), 상기 플립플롭 1(4)의 출력을 반전시켜 출력 1을 출력하기 위한 인버터(8), 플립플롭 2(5)의 반전 출력 출력3과 출력1을 AND아기 위한 AND게이트; 상기 AND게이트(2)의 출력을 데이타 단자에 입력받고 반전된 클럭과 전원을 입력으로 출력 2를 출력하기 위한 플립플롭2(5). 상기 플립플롭 2(5)의 출력을 반전시켜 출력 3을 출력하기 위한 인버터(9), 반전된 클럭과 전원을 입력받아 출력 4를 출력하기 위한 플립플롭 3(6), 상기 플립플롭(6)의 출력을 반전시켜 출력 5를 출력하기 위한 인버터(10), 플립플롭 4(7)의 출력 6을 반전시키기 위한 인버터(11), 상기 인버터(10)의 출력 5와 출력 6의 반전 신호를 AND하기 위한 AND게이트(2-1), 상기 AND게이트(2-1)의 출력을 데이타 단자에 입력받고 반전된 클럭과 전원을 입력받아 출력 6을 출력하기 위한 플립플롭 4(7)로 구성된다.The memory controller of the present invention includes an inverter 1 for inverting an input clock, an inverter 2 for inverting an input power, a flip-flop 1 for receiving an inverted clock and power and outputting the same through an output terminal Q. (4), an inverter (8) for inverting the output of the flip-flop 1 (4) to output the output 1, and an AND gate for ANDing the inverted output output 3 and the output 1 of the flip-flop 2 (5); Flip-flop 2 (5) for inputting the output of the AND gate (2) to the data terminal and outputting the output 2 to the inverted clock and power. An inverter 9 for outputting the output 3 by inverting the output of the flip-flop 2 (5), a flip-flop 3 (6) for receiving the inverted clock and power and outputting the output 4, and the flip-flop 6 The inverter 10 for inverting the output of the output 5 and the inverter 11 for inverting the output 6 of the flip-flop 4 (7), and inverting the inverted signals of the output 5 and the output 6 of the inverter 10. An AND gate 2-1 and a flip-flop 4 (7) for outputting the output 6 by receiving an output of the AND gate 2-1 through a data terminal, an inverted clock and a power supply.

반전된 전원(30)과 클럭(31)이 입력되면 플리플롭 1(4)은 출력단자 Q를 통해 데이타를 출력하고 이는 인버터(8)를 통해 반전되어 출력 1(35)를 출력한다.When the inverted power supply 30 and the clock 31 are input, the flip-flop 1 (4) outputs data through the output terminal Q, which is inverted through the inverter 8 and outputs the output 1 (35).

출력 1(35)신호는 AND게이트(2)의 일측 입력단에 입력되고, 출력 3(37)을 AND게이트(2)의 타측 입력단에 입력되어상기 AND게이트(2)의 출력은 플립플롭 2(5)의 데이타 단자에 입력되어 출력 2(36)와 출력 2(36)를 반전시킨 출력 3(37)이 출력된다. 같은 시점에 플립플롭 3(6)에서도 출력 4(33)가 출력되고 출력 4(33)의 반전출력 출력 5(34)가 출력되어 출력 5(34)는 AND게이트(2-1)의 일측 입력당에 입력되고, 출력 6(32)을 반전시킨 신호는 타측 입력단에 입력되어 AND게이트 된 후 플립플롭 4(7)의 데이타 단자에 입력되어 출력 6(32)이 출력된다. 여기서 출력 2(36)와 출력 6(32)은 플립플롭 1(4)과 플립플롭 3(6)의 데이타 단자에 각각 귀환된다.The output 1 (35) signal is input to one input terminal of the AND gate 2, and the output 3 (37) is input to the other input terminal of the AND gate 2 so that the output of the AND gate 2 is flip-flop 2 (5). Is inputted to the data terminal of < RTI ID = 0.0 >), and output 3 (37) < / RTI > At the same time, output 4 (33) is also output on flip-flop 3 (6) and the inverted output 5 (34) of output 4 (33) is output so that output 5 (34) is input to one side of AND gate 2-1. A signal inverted to the output 6 (32) is input to the other input terminal, is AND gated, and is input to the data terminal of the flip-flop 4 (7) to output the output 6 (32). Here, output 2 36 and output 6 32 are fed back to data terminals of flip-flop 1 (4) and flip-flop 3 (6), respectively.

상기와 같이 구성되어 동작하는 메모리 제어장치는 타임슬롯 교환을 위하여 메모리를 엑세스 할 때 쓰기와 읽기 사이에 한 프레임의 간격을 두어 데이타의 충돌과 유실을 방지한다.The memory controller configured and operated as described above provides a one-frame interval between writing and reading when accessing a memory for timeslot exchange to prevent data collision and loss.

Claims

A first inverter means for inverting a clock signal, a second inverter means for inverting a power signal, an inverted means of the first inverter means are input to a clock terminal, and an inverted power signal is input to a reset terminal, and data A first flip-flop means for outputting an inverted output of a second output by inputting feedback data of a second output as a terminal, and inverting the first output and its output of the first flip-flop means through an inverter means A second flip-flop means for outputting a second output by inputting the third inverting means through the AND gate means and receiving the inverted clock and power to the clock terminal and the reset terminal. A third flip-flop 3 for receiving the inverted clock and power as the means and receiving the returned data of the sixth output signal to the data terminal and outputting the fourth output; However, the inverted output of the fourth output of the third flip-flop means and the signal of the inverted output of the asset are ANDed through the AND gate to be input to the data terminal, and the inverted clock and power are input to output the sixth output. And a fourth flip-flop means for the memory controller with spaced frame.