KR0139888B1 - Time slot switching circuit for a full electronic switching system - Google Patents
Time slot switching circuit for a full electronic switching systemInfo
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Abstract
본 발명은 전전자 교환기용 타임슬롯 교환회로에 관한 것으로, 특히 전전자 교환기에 있어서 동일 프레임내에서 타임슬롯간에 충돌과 데이터의 유실이 발생하는 것을 방지하기 위한 타임슬롯 교환회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a timeslot switching circuit for an all-electronic exchange, and more particularly to a timeslot switching circuit for preventing collision and loss of data between time slots within the same frame in the all-electronic switching unit.
본 발명에 따른 타임슬롯 교환회로는 양방향 쓰기, 읽기가 가능한 3개의 메모리(21,22,23)와, 상기 각각의 메모리(21,22,23)의 출력 인에이블을 제어하는 제어부(24)로 구성되며, 제1메모리의 메모리 영역에 쓰기를 할 경우는 제3메모리 영역의 데이터를 읽고 제2메모리의 메모리 영역에 쓰기를 할 경우는 제1메모리 영역의 데이터를 읽고 제3메모리의 메모리 영역에 쓰기를 할 경우는 제2메모리 영역의 데이터를 읽음으로써 한 프레임의 간격을 둔 다음 모든 데이터에 대한 타임슬롯 교환을 수행하는 것을 특징으로 한다.The timeslot switching circuit according to the present invention includes three memories (21, 22, 23) capable of bidirectional writing and reading, and a controller (24) for controlling the output enable of each of the memories (21, 22, 23). When writing to the memory area of the first memory, the data of the third memory area is read and when writing to the memory area of the second memory, the data of the first memory area is read and written to the memory area of the third memory. In the case of writing, the data of the second memory area is read, and then a time slot exchange for all data is performed after intervals of one frame.
Description
제1도는 종래 전전자 교환기용 타임슬롯 교환회로의 구성도.1 is a configuration diagram of a time slot switching circuit for a conventional all-electronic exchange.
제2도는 종래의 데이터 스트림도.2 is a conventional data stream diagram.
제3도는 본 발명의 바람직한 일실시예에 따른 전전자 교환기용 타임슬롯 교환회로의 구성도.3 is a block diagram of a time slot exchange circuit for an all-electronic exchange according to a preferred embodiment of the present invention.
제4도는 본 발명의 바람직한 일실시예에 따른 데이터 스트림도이다.4 is a data stream diagram according to a preferred embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11,12,21,22,23 : 메모리 13,24 : 제어부11, 12, 21, 22, 23: memory 13, 24: control unit
본 발명은 전전자 교환기용 타임슬롯 교환회로에 관한 것으로, 특히 전전자 교환기에 있어서 동일 프레임내에서 타임슬롯간에 충돌과 데이터의 유실이 발생하는 것을 방지하기 위한 타임슬롯 교환회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a timeslot switching circuit for an all-electronic exchange, and more particularly to a timeslot switching circuit for preventing collision and loss of data between time slots within the same frame in the all-electronic switching unit.
이하 종래의 타임슬롯 교환회로의 구성을 첨부도면을 참조하여 설명하면 다음과 같다.Hereinafter, a configuration of a conventional timeslot switching circuit will be described with reference to the accompanying drawings.
종래의 타임슬롯 교환회로는 제 1도에 도시된 것과 같이 두 개 영역의 메모리(11,12)와, 각각의 메모리의 출력 인에이블을 제어하는 제어부(13)로 구성되어 있다.The conventional timeslot switching circuit is composed of two regions of memory 11 and 12 and a control unit 13 for controlling the output enable of each memory as shown in FIG.
상기 두개의 메모리는 양방향 쓰기, 읽기가 가능한 이중 포트램으로 구성된다.The two memories consist of dual port RAMs capable of bidirectional writing and reading.
상기와 같이 구성된 종래 타임슬롯 교환회로의 동작을 이하에 상세히 설명한다.The operation of the conventional timeslot switching circuit configured as described above will be described in detail below.
각 프레임의 타임슬롯을 교환하기 위하여 교환되어질 데이터는 메모리(11,12)에 연속적으로 쓰고 랜덤하게 읽게 되는데 이 때 쓰면서 데이터가 읽히는 것을 방지하기 위하여 두 개의 메모리(11,12)에 교대로 읽고 쓰기를 한다.The data to be exchanged in order to exchange the timeslot of each frame is continuously written to the memory (11, 12) and read randomly. Do
즉 제1도는 참조하면 처음에 제1메모리의 메모리 영역에 데이터를 쓸 때 제2메모리의 메모리영역의 데이터를 이전 프레임의 제1메모리의 데이터를 읽는다.That is, referring to FIG. 1, when data is first written to the memory area of the first memory, the data of the memory area of the second memory is read from the data of the first memory of the previous frame.
이렇게 함으로써 데이터가 쓰여진 다음 프레임에서 읽게되므로 데이터가 쓰여지면서 읽히게 되는 것을 방지하도록 한다.This prevents data from being read as it is written, as the data is read in the next frame that is written.
한편 제어부(13)는 메모리를 교대로 읽고 쓰게 하기 위하여 각각의 메모리에 대한 인에이블신호를 제공하게 된다.Meanwhile, the controller 13 provides an enable signal for each memory in order to alternately read and write the memory.
제2도는 종래의 데이터 스트림도로서, 제1프레임의 데이터가 쓰여질 때 쓰기 인에이블의 신호가 생성되는 지연시간으로 인해 a의 위치에서부터 쓰기가 시작되며 따라서 제1프레임의 데이터 3은 제2프레임의 처음인 b위치에서 쓰여진다.2 is a diagram of a conventional data stream, in which writing is started from the position of a due to a delay time in which a signal of a write enable is generated when data of the first frame is written, so that data 3 of the first frame is It is written at position b first.
또한 메모리에 쓰여진 데이터를 랜덤 읽기로 타임슬롯을 교환하려고 할 때 제1프레임의 데이터는 2개의 메모리 영역에 교대로 쓰고 읽혀지므로 한 프레임이 지연된 제2프레임 위치에서 타임슬롯의 교환이 행해진다.In addition, when a time slot is to be exchanged by random reading of the data written in the memory, the data of the first frame is alternately written and read in two memory areas, so that the time slot is exchanged at the second frame position where one frame is delayed.
이 때 b의 위치에서는 아직 제1프레임의 데이터 3이 쓰기를 하지 않은 상태이므로 b의 위치에 제1프레임의 데이터 3을 위치시키려고 타임슬롯 교환을 수행하면 결과적으로는 그 전 프레임의 데이터 3을 가져 오는 오류가 발생하므로 제1프레임의 데이터는 유실되는 결과가 된다.At this time, since the data 3 of the first frame has not been written yet at the position of b, when the time slot exchange is performed to place the data 3 of the first frame at the position of b, the data 3 of the previous frame is obtained as a result. Since the coming error occurs, the data of the first frame is lost.
상기한 바와 같이 종래의 2개의 메모리를 이용하는 전전자 교환기용 타임슬롯 교환회로에 의하면 프레임내의 모든 데이터가 쓰여진 후에 타임슬롯 교환을 수행하려고 할 경우 프레임내의 데이터가 충돌되거나 유실되는 문제점이 있었다.As described above, according to the conventional timeslot switching circuit for an electronic switching system using two memories, there is a problem in that the data in the frame is collided or lost when attempting to perform the timeslot exchange after all the data in the frame is written.
따라서, 본 발명의 목적은 상기한 바와 같은 문제점을 해결하기 위하여 3개의 메모리를 이용하여 데이터의 일기, 쓰기 및 타임슬롯을 행함으로써 동일 프레임내에 타임슬롯의 충돌과 데이터의 유실을 배재 할 수 있는 전전자 교환기용 타임슬롯 교환회로를 제공하는 것이다.Accordingly, an object of the present invention is to solve the problems as described above, by performing diary, writing, and time slotting of data using three memories, thereby eliminating data slot collisions and data loss in the same frame. To provide a time slot switching circuit for an electronic exchange.
상기한 목적을 달성하기 위하여 본 발명은 양방향 쓰기, 읽기가 가능한 3개의 메모리와, 상기 각각의 메모리의 출력 인에이블을 제어하는 제어부로 구성되며, 제1메모리의 메모리 영역에 쓰기를 할 경우는 제3메모리 영역의 데이터를 읽고 제2메모리의 메모리 영역에 쓰기를 할 경우는 제1메모리 영역의 데이터를 읽고 제3메모리의 메모리 영역에 쓰기를 할 경우는 제2메모리 영역의 데이터를 읽음으로써 한 프레임의 간격을 둔 다음 모든 데이터에 대한 타임슬롯 교환을 수행하는 것을 특징으로 하는 전전자 교환기용 타임슬롯 교환회로를 제공한다.In order to achieve the above object, the present invention comprises three memories capable of bidirectional writing and reading, and a controller for controlling the output enable of each of the memories, and writing to the memory area of the first memory. When reading data from the memory area 3 and writing to the memory area of the second memory, data of the first memory area is read, and when writing to the memory area of the third memory, one frame is read by reading the data of the second memory area. A time slot exchange circuit for an electronic switch is provided, wherein the time slot exchange is performed for all data at intervals of.
이하 본 발명의 구성을 제3도를 참조하여 설명하면 다음과 같다.Hereinafter, the configuration of the present invention with reference to Figure 3 as follows.
본 발명에 따른 타임슬롯 교환회로는 양방향 쓰기, 읽기가 가능한 3개의 메모리(21,22,23)와, 상기 각각의 메모리(21,22,23)의 출력 인에이블을 제어하는 제어부(24)로 구성되며, 제1메모리의 메모리 영역에 쓰기를 할 경우는 제3메모리 영역의 데이터를 읽고 제2메모리의 메모리 영역에 쓰기를 할 경우는 제1메모리 영역의 데이터를 읽고 제3메모리의 메모리 영역에 쓰기를 할 경우는 제2메모리 영역의 데이터를 읽음으로써 한 프레임의 간격을 둔 다음 모든 데이터에 대한 타임슬롯 교환을 수행하는 것을 특징으로 한다.The timeslot switching circuit according to the present invention includes three memories (21, 22, 23) capable of bidirectional writing and reading, and a controller (24) for controlling the output enable of each of the memories (21, 22, 23). When writing to the memory area of the first memory, the data of the third memory area is read and when writing to the memory area of the second memory, the data of the first memory area is read and written to the memory area of the third memory. In the case of writing, the data of the second memory area is read, and then a time slot exchange for all data is performed after intervals of one frame.
상기와 같이 구성된 본 발명의 동작을 이하에 상세히 설명한다.The operation of the present invention configured as described above will be described in detail below.
각 프레임의 타임슬롯을 교환하기 위하연 교환되어질 데이터는 메모리(21,22,23)에 연속적으로 쓰고 랜덤하게 읽게 되는데 이 때 쓰면서 데이터가 읽히는 것을 방지하기 위하여 3개의 메모리(21,22,23)에 한 프레임의 여유 간격을 두고 읽기와 쓰기를 하게 된다.In order to exchange the timeslot of each frame, the data to be exchanged is continuously written to the memory (21, 22, 23) and randomly read. At this time, three memories (21, 22, 23) are used to prevent data from being read. Reads and writes are made at the interval of one frame.
즉 제1메모리(21)의 메모리 영역에 쓰기를 할 때는 제3메모리(23)의 메모리 영역의 데이터를 읽게 되고 다음에는 제2메모리(22)의 메모리 영역에 쓰기를 하고 제1메모리(21)의 메모리영역의 데이터를 읽으며, 다음은 제3메모리(23)의 메모리 영역에 데이터를 쓰고 제2메모리(22)의 메모리 영역의 데이터를 읽게 된다.That is, when writing to the memory area of the first memory 21, data of the memory area of the third memory 23 is read, and then, the data is written to the memory area of the second memory 22 and the first memory 21 is read. The data of the memory area of the memory area is read. Next, data is written to the memory area of the third memory 23 and the data of the memory area of the second memory 22 is read.
따라서 쓰여진 데이터가 타임슬롯 교환을 위하여 읽혀질 때는 한 프레임의 간격을 둔 다음의 프레임이 되므로 프레임내의 모든 데이터에 대한 타임슬롯 교환을 수행할 수 있게 된다.Therefore, when the written data is read for time slot exchange, the next frame is spaced by one frame, and thus time slot exchange for all data in the frame can be performed.
제4도를 참조하며, 제1프레임에서 쓰여진 데이터는 지연시간으로 인해 한 데이터씩 지연이 되지만 이들 데이터의 타임슬롯 교환은 제3프레임의 쓰기 시점에서 읽혀지므로(A∼D), 프레임내의 모든 데이터가 쓰여진 후에 타임슬롯 교환을 하게 된다.Referring to FIG. 4, the data written in the first frame is delayed by one data due to the delay time, but since the time slot exchange of these data is read at the writing time of the third frame (A to D), all data in the frame After is written, time slot exchange is performed.
이를 위해 제어부(24)는 읽기와 쓰기가 한 프레임의 간격을 두고 순환적으로 진행되면서 각각의 메모리(21,22,23)를 인에이블할 수 있도록 인에이블신호를 만들어준다.To this end, the control unit 24 creates an enable signal to enable each of the memories 21, 22, and 23 while reading and writing are cyclically progressed at intervals of one frame.
상기한 바에 따르면 본 발명은 프레임내의 모든 데이터가 쓰여진 후에 타임슬롯 교환이 이루어질 수 있도록 버퍼 역활을 하는 메모리를 사용함으로써 프레임내의 모든 데이터가 충돌되거나 유실됨이 없이 타임슬롯 교환을 수행할 수 있도록 해 준다.According to the above, the present invention uses a memory that acts as a buffer so that time slot exchange can be performed after all the data in the frame is written, thereby enabling time slot exchange without all data in the frame being collided or lost. .
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940037769A KR0139888B1 (en) | 1994-12-28 | 1994-12-28 | Time slot switching circuit for a full electronic switching system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940037769A KR0139888B1 (en) | 1994-12-28 | 1994-12-28 | Time slot switching circuit for a full electronic switching system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960025065A KR960025065A (en) | 1996-07-20 |
| KR0139888B1 true KR0139888B1 (en) | 1998-11-02 |
Family
ID=19404163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940037769A KR0139888B1 (en) | 1994-12-28 | 1994-12-28 | Time slot switching circuit for a full electronic switching system |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0139888B1 (en) |
-
1994
- 1994-12-28 KR KR1019940037769A patent/KR0139888B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960025065A (en) | 1996-07-20 |
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