KR0163140B1 - A circuit for jointly accessing a memory using a general sram - Google Patents
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Abstract
본 발명은 일반 SRAM을 이용한 메모리 공유회로에 관한 것으로, 일반 SRAM(10); 상기 SRAM(10)을 부정기적으로 억세스하는 마이크로프로세서(20); 일정 주기로 상기 SRAM(10)를 억세스하고, 남은 주기에는 상기 마이크로프로세서(20)가 SRAM(10)을 억세스 할 수 있도록 제어신호를 출력하는 실시간 제어부(30); 상기 제어신호에 의해 동작되는 버퍼(40); 상기 제어신호를 입력받아 데이터 스트로브 인지신호를 출력하여 상기 마이크로프로세서(20)의 억세스를 종료하도록 중재하는 중재부(50)로 구성되어 있으며, 여기서 상기 실시간 제어부(30)는, 타이머(32); 일정 주기로 상기 SRAM(10)을 억세스하는 SRAM제어부(34); 일정 주기로 상기 버퍼(40)에 인에이블 신호를 출력하고 상기 중재부(50)에 억세스 허가신호를 출력하는 버퍼 제어부(36)로 구성되어 있어, 두 개의 프로세서가 일반 SRAM을 공유하여 일정한 주기로 메모리를 번갈아 억세스하도록 제어함으로써 실시간 전송을 극대화하는 데 그 이점이 있다.The present invention relates to a memory sharing circuit using a general SRAM, including a general SRAM (10); A microprocessor (20) for irregularly accessing the SRAM (10); A real time controller 30 for accessing the SRAM 10 at a predetermined cycle and outputting a control signal for the microprocessor 20 to access the SRAM 10 at the remaining cycle; A buffer 40 operated by the control signal; And a mediation section (50) for receiving the control signal and outputting a data strobe recognition signal to arbitrate access to the microprocessor (20), wherein the real time control section (30) comprises: a timer (32); An SRAM controller 34 for accessing the SRAM 10 at a predetermined period; The buffer controller 36 outputs an enable signal to the buffer 40 at a predetermined period and outputs an access permission signal to the arbitration unit 50. The two processors share a general SRAM to provide a memory at regular intervals. The advantage of maximizing real-time transmission is by alternating access control.
Description
제1도는 본 발명에 따른 일반 SRAM을 이용한 메모리 공유 회로의 블럭도.1 is a block diagram of a memory sharing circuit using a general SRAM according to the present invention.
제2도는 본 발명에 따른 일반 SRAM을 이용한 메모리 공유 회로에 있어서 실시간 제어부의 타이밍도.2 is a timing diagram of a real time controller in a memory sharing circuit using a general SRAM according to the present invention.
제3도는 본 발명에 따른 일반 SRAM을 이용한 메모리 공유 회로에 있어서 마이크로프로세서의 타이밍도이다.3 is a timing diagram of a microprocessor in a memory sharing circuit using a general SRAM according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : SRAM 20 : 마이크로프로세서10: SRAM 20: Microprocessor
30 : 실시간 제어부 32 : 타이머30: real time control unit 32: timer
34 : SRAM 제어부 36 : 버퍼 제어부34: SRAM control unit 36: Buffer control unit
40 : 버퍼 50 : 중재부40: buffer 50: arbitration unit
본 발명은 메모리 공유 회로에 관한 것으로, 특히 실시간적 및 주기적으로 메모리를 억세스하는 회로와 메모리를 주기적으로 억세스하는 마이크로프로세서가 한 개의 일반 SRAM을 공유하도록 되어진 일반 SRAM을 이용한 메모리 공유 회로에 관한 것이다.TECHNICAL FIELD The present invention relates to a memory sharing circuit, and more particularly, to a memory sharing circuit using a general SRAM in which a circuit for accessing a memory in real time and periodically and a microprocessor for accessing a memory periodically share a single SRAM.
비동기 전송 방식의 교환기와 기타의 전전자 교환기, 또는 디지털 회로에서도 일반 SRAM이나 듀얼 포트 SRAM, DRAM을 이용하여 다수개의 프로세서가 메모리를 공유하는 회로를 구현하는 예가 빈번하다.Asynchronous transfer switches and other electronic switch or digital circuits often use a common SRAM, dual port SRAM, or DRAM to implement a circuit in which multiple processors share memory.
일반적으로 메모리 공유 회로는 듀얼 포트 SRAM을 이용하여 주로 구현되었는데, 특히 비동기 전송 방식 교환기에서 참조 테이블 용도로 사용되는 메모리 및 주변 회로에 적용이 가능하다.In general, memory sharing circuits are mainly implemented using dual port SRAMs, and are particularly applicable to memory and peripheral circuits used for reference tables in an asynchronous transfer switch.
여기서, 듀얼 포트 SRAM을 사용할 경우, 상기 세가지 경우 중에 제어 방법이 가장 간단하며 별도의 중재 회로를 필요로 하지 않는 반면, 고가이고 일반 SRAM에 비하여 용량이 작고, 게다가 용량에 비하여 많은 공간을 차지하는 단점이 있었다.In the case of using the dual port SRAM, the control method is the simplest of the three cases and does not require a separate arbitration circuit. However, the disadvantage is that it is expensive, has a small capacity compared to the general SRAM, and takes up more space than the capacity. there was.
또한 DRAM의 경우, 저가이고 좁은 공간에 큰 용량을 실장할 수 있는 반면, 리플레시 회로와 중재 회로가 필요하고, 작은 용량의 메모리가 필요한 경우에는 오히려 부품의 조달이 불가능하다는 단점이 있었다.In addition, DRAM can be equipped with a large capacity in a low-cost and narrow space, while the refresh circuit and the arbitration circuit is required, and if the small capacity memory is required, the procurement of parts is rather impossible.
그리고 일반 SRAM을 사용할 경우, 상기 두 가지 경우에 비해 중간 가격으로 중간 정도의 공간 필요로 하고 중간 정도의 중재 회로가 필요하다.In case of using a general SRAM, a medium space is required at a medium price and a medium arbitration circuit is required as compared to the above two cases.
특히, 일반 SRAM 또는 DRAM을 사용하는 경우(듀얼 포트 SRAM)을 제외한다)에, 중재 회로를 구성하는 방법을 선정하기 위해 고려되어져야 하는 것으로 무엇보다 중요한 것은, 메모리 억세스를 요구하는 마이크로프로세서, 또는 PBA(Printed Board Assembly)에서 요구되는 데이터의 실시간성이 있다.In particular, in the case of using general SRAM or DRAM (except dual port SRAM), it is important to consider to select a method of constructing an arbitration circuit, and most importantly, a microprocessor requiring memory access, or There is real-time data required for PBA (Printed Board Assembly).
이때 중재 회로를 거쳐 메모리에 제어신호가 입력되어 메모리로부터 데이터가 출력되거나 입력되는 경우는, 중재 회로를 거치지 않고 직접 메모리를 제어하여 메모리로부터 데이터를 입출력하는 경우에 비하여 시간 지연이 발생하게 되어, 실시간 전송이 필요한 회로에의 적용이 불가능하다.In this case, when a control signal is input to the memory through an arbitration circuit and data is output or input from the memory, a time delay occurs when the data is input or output from the memory by directly controlling the memory without passing through the arbitration circuit. It is not possible to apply to circuits that require transmission.
따라서 실시간 전송이 요구되며 일정한 주기로 참조 테이블을 사용하는 비동기 전송 모드 교환기를 비롯한 다른 유사한 용도의 디지털회로에서는 지금까지의 일반적인 중재 장치와는 다른 실시간성을 보장할 수 있는 회로의 필요성이 요구된다.Therefore, real-time transmission is required, and other similar digital circuits, such as an asynchronous transmission mode exchanger using a reference table at regular intervals, require a circuit that can guarantee real-time differentness from the conventional arbitration apparatus.
이에 따라서 본 발명은 상기와 같음 문제점을 해결하기 위하여, 한 개의 일반 SRAM을 이용하여 두 개의 프로세서가 일정한 주기로 번갈아 메모리를 공유하도록 적절히 제어하는 동시에 실시간 전송이 가능하도록 한 일반 SRAM을 이용한 메모리 공유 회로를 제공하는 데 그 목적이 있다.Accordingly, in order to solve the problem as described above, the present invention provides a memory sharing circuit using a general SRAM that allows real time transmission while simultaneously controlling two processors alternately sharing a memory using a single general SRAM. The purpose is to provide.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 일반 SRAM을 이용한 메모리 공유 회로는, 데이터를 저장하기 위한 일반 SRAM과; 상기 SRAM을 초기화하고 부정기적으로 억세스하는 마이크로프로세서; 일정 시간 간격으로 상기 SRAM을 억세스하고, 나머지 시간에는 상기 마이크로프로세서가 SRAM을 억세스 할 수 있도록 제어신호를 출력하는 실시간 제어부; 상기 제어신호에 의해 동작하여 상기 마이크로프로세서(20)가 실시간 제어부(30)와 상호 데이터 충돌 없이 상기 메모리(10)를 억세스하도록 하는 버퍼(40); 및 상기 제어신호를 입력받아 데이터 스트로브 인지신호를 출력하여 상기 마이크로프로세서의 억세스를 종료하도록 하는 중재부로 구성되어 있는 것을 특징으로 한다.A memory sharing circuit using a general SRAM according to the present invention for achieving the above object comprises a general SRAM for storing data; A microprocessor for initializing and randomly accessing the SRAM; A real time controller for accessing the SRAM at regular time intervals and outputting a control signal for the microprocessor to access the SRAM at other times; A buffer (40) operated by the control signal to allow the microprocessor (20) to access the memory (10) without colliding with a real-time controller (30); And an arbitration unit receiving the control signal and outputting a data strobe recognition signal to terminate the access of the microprocessor.
이러한 본 발명에 따르면 마이크로프로세서와 실시간 제어부가 하나의 메모리를 공유하여, 상호 데이터 충돌 없이 메모리를 억세스할 수 있도록 한다.According to the present invention, the microprocessor and the real-time control unit share a single memory so that the memory can be accessed without data collision.
이하 첨부된 도면을 참조하여 본 발명에 대하여 상세히 설명하도록 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명에 따른 일반 SRAM을 이용한 메모리를 공유 회로의 블록도로서, 본 발명은 데이터를 저장하기 위한 일반 SRAM(10)과; 상기 SRAM(10)을 초기화하고 부정기적으로 억세스하는 마이크로프로세서(20); 일정 시간 간격으로 상기 SRAM(10)를 억세스하고, 나머지 시간에는 상기 마이크로프로세서(20)가 SRAM(10)을 억세스 할 수 있도록 제어신호를 출력하는 실시간 제어부(30); 상기 제어신호에 의해 동작하여 상기 마이크로프로세서(20)가 실시간 제어부(30)와 서로 데이터 충돌 없이 상기 메모리(10)를 억세스하도록 하는 버퍼(40); 및 상기 제어신호를 입력받아 데이터 스트로브 인지신호를 출력하여 상기 마이크로프로세서(20)의 억세스를 종료하도록 하는 중재부(50)로 구성되어 있다.1 is a block diagram of a circuit for sharing a memory using a general SRAM according to the present invention, which includes: a general SRAM 10 for storing data; A microprocessor (20) for initializing and randomly accessing the SRAM (10); A real time controller 30 for accessing the SRAM 10 at regular time intervals and outputting a control signal for the microprocessor 20 to access the SRAM 10 at other times; A buffer (40) operated by the control signal to allow the microprocessor (20) to access the memory (10) without colliding with the real-time controller (30); And an arbitration unit 50 for receiving the control signal and outputting a data strobe recognition signal to terminate the access of the microprocessor 20.
여기서 상기 실시간 제어부(30)는, 일정 타이밍을 발생하는 타이머(32)와; 상기 타이머(32)로부터 발생된 일정 타이밍 동안 상기 SRAM(10)에 제어신호를 출력하고 SRAM(10)의 데이터를 읽어오는 SRAM제어부(34); 및 상기 타이머(32)로부터 발생된 일정 타이밍 동안 상기 버퍼(40)에 인에이블 신호를 출력하고 상기 중재부(50)에 SRAM 억세스 허가신호를 출력하는 버퍼 제어부(36)로 구성되어 있다.Here, the real time controller 30 includes a timer 32 for generating a predetermined timing; An SRAM control unit 34 outputting a control signal to the SRAM 10 and reading data of the SRAM 10 during a predetermined timing generated from the timer 32; And a buffer controller 36 that outputs an enable signal to the buffer 40 and a SRAM access permission signal to the arbitration unit 50 during a predetermined timing generated from the timer 32.
이어서, 상기와 같이 구성된 본 발명의 동작 및 효과를 자세히 설명하도록 한다.Next, the operation and effects of the present invention configured as described above will be described in detail.
상기 마이크로프로세서(20)는 SRAM(10)를 초기화한다. 또한 SRAM(10)을 억세스하는데 있어서 시작은 임의적으로 할 수 있으나, 상기 중재부(50)로부터 데이터 스트로브 인지신호를 받아야 종료된다.The microprocessor 20 initializes the SRAM 10. In addition, the start may be arbitrarily performed in accessing the SRAM 10, but ends when the data strobe acknowledgment signal is received from the arbitration unit 50.
상기 버퍼(40)는 마이크로세서(20)와 실시간 제어부(30)의 데이터 버스와 어드레스 버스 그리고 제어 버스를 분리하여 주는 역할을 하는데, 일반적으로 버퍼(40)를 설치하는 이유는 마이크로프로세서(20)와 실시간 제어부(30)에서 SRAM(10)으로 출력되는 신호가 서로 충돌하지 않도록 하기 위해서이다.The buffer 40 serves to separate the data bus, the address bus and the control bus of the microprocessor 20 and the real-time controller 30. In general, the reason for installing the buffer 40 is the microprocessor 20. And the signals output from the real-time control unit 30 to the SRAM 10 do not collide with each other.
제1도에는 미도시되어 있지만, 실시간 제어부(30)의 모든 입출력 포트에도 버퍼가 내장되어 있다고 본다.Although not shown in FIG. 1, it is assumed that all input / output ports of the real-time control unit 30 have a buffer built therein.
상기 실시간 제어부(30)는 일정 시간 간격으로 상기 SRAM(10)를 억세스하고, 나머지 시간에는 버퍼(40)를 동작시킬 수 있도록 인에이블 신호를 출력하는 동시에 마이크로프로세서(20)가 SRAM(10)을 억세스할 수 있도록 허가신호를 출력하는데, 상기 실시간 제어부(30)는 타이머(32)와 SRAM제어부(34) 그리고 버퍼 제어부(36)로 이루어져 있다.The real-time control unit 30 accesses the SRAM 10 at regular time intervals, and outputs an enable signal so that the buffer 40 can be operated at the remaining time, and the microprocessor 20 controls the SRAM 10. A permission signal is output to be accessed, and the real time controller 30 includes a timer 32, an SRAM controller 34, and a buffer controller 36.
상기 SRAM 제어부(34)는 타이머(32)에서 공급되는 동기 신호(예를 들어 8T주기)에 동기되어 SRAM제어신호를 발생하여 SRAM(10)의 데이터를 읽어들인다. SRAM제어부(34)의 동작 시간을 예를들어 64T라고 하면, 그외의 시간은 동작하지 않는다. SRAM제어부(34)가 동작하지 않는 시간 즉, 56T중에는 상기 마이크로프로세서(20)가 SRAM(10)을 억세스할 수 있다.The SRAM control unit 34 generates an SRAM control signal in synchronization with a synchronization signal (for example, 8T period) supplied from the timer 32 to read data of the SRAM 10. If the operation time of the SRAM control unit 34 is 64T, for example, other times do not operate. The microprocessor 20 may access the SRAM 10 during the time when the SRAM controller 34 is not operating, that is, 56T.
상기 버퍼 제어부(36)는 SRAM제어부(34)가 SRAM(10)을 억세스하지 않는 시간 동안 마이크로프로세서(20)가 SRAM(10)을 억세스 할 수 있도록 버퍼(40)를 인에이블 시키는 버퍼 인에이블 신호를 출력하고 동시에 중재부(50)에 SRAM 억세스 허가신호를 주어, 중재(50)로 하여금 마이크로프로세서(20)가 SRAM 억세스 사이클을 종료하는데 사용하도록 데이터 스트로브 인지신호를 발생시킴으로써 SRAM 억세스 과정을 종료시킨다.The buffer controller 36 enables a buffer enable signal to enable the buffer 40 so that the microprocessor 20 can access the SRAM 10 during the time when the SRAM controller 34 does not access the SRAM 10. At the same time giving the SRAM access grant signal to the arbitration unit 50, thereby terminating the SRAM access process by generating a data strobe acknowledgment signal for use by the microprocessor 20 to terminate the SRAM access cycle. .
즉, SRAM 억세스 허가신호가 '로우'인 동안 마이크로프로세서(20)가 SRAM(10)을 억세스하면 마이크로프로세서(20)는 중재부(50)로부터 데이터 스트로브 인지신호를 즉시 받아 사이클을 종료할 수 있으나, SRAM 억세스 허가신호가 '하이'일 때 마이크로프로세서(20)가 SRAM(10)을 억세스하면 이 기간은 SRAM 제어부(34)가 SRAM(10)을 사용하는 기간이므로 마이크로프로세서(20)는 사이클을 종료하지 못하고 대기하여야한다.That is, if the microprocessor 20 accesses the SRAM 10 while the SRAM access permission signal is 'low', the microprocessor 20 may immediately receive a data strobe acknowledgment signal from the arbitration unit 50 to terminate the cycle. If the microprocessor 20 accesses the SRAM 10 when the SRAM access permission signal is 'high', this period is a period during which the SRAM control unit 34 uses the SRAM 10, and thus the microprocessor 20 starts a cycle. You must not terminate and wait.
상기 중재부(50)는 마이크로프로세서(20)의 동작 사이클을 종료하는 데이터 스트로브 인지신호를 발생한다.The arbitration unit 50 generates a data strobe acknowledgment signal that terminates the operation cycle of the microprocessor 20.
즉, 마이크로프로세서(20)가 SRAM(10)을 억세스하기 위해 제어신호를 '로우'로 출력할 경우, 중재부(50)가 버퍼 제어부(36)로부터 '로우' 레벨의 SRAM억세스 허가신호를 받으면, 상기 중재부(50)는 데이터 스트로브 인지신호를 '하이'에서 '로우'로 반전시키고, 마이크로프로세서(20)는 데이터 스트로브 인지신호의 '로우'를 감지하면 한 사이클을 종료한 후 제어신호를 '로우'에서 '하이'로 반전한다. 이에 따라 제어신호가 '하이'가 되면 데이터 스트로브 인지신호는 '로우'에서 '하이'로 원상복구된다.That is, when the microprocessor 20 outputs a control signal 'low' to access the SRAM 10, when the arbitration unit 50 receives the SRAM access permission signal having a 'low' level from the buffer controller 36. The arbitration unit 50 inverts the data strobe acknowledgment signal from 'high' to 'low', and when the microprocessor 20 detects the 'low' of the data strobe acknowledgment signal, it terminates one cycle and then outputs a control signal. Invert from 'low' to 'high'. Accordingly, when the control signal becomes 'high', the data strobe acknowledgment signal is restored to its original state from 'low' to 'high'.
제2도는 본 발명에 따른 일반 SRAM을 이용한 메모리 공유 회로에 있어서 실시간 처리부의 타이밍도이다.2 is a timing diagram of a real time processor in a memory sharing circuit using a general SRAM according to the present invention.
본 발명에서의 SRAM(10) 사용의 주체는 실시간 제어부(30)로서, 실시간 제어부(30)는 SRAM(10)의 데이터 버스, 어드레스 버스, 제어 버스의 신호를 버퍼(40)를 경유한 마이크로프로세서(20)의 신호들과 공유하는데, 버퍼(40)에 대한 제어신호인 버퍼 인에이블 신호를 사용하여 버퍼를 통제함으로써 중재 기능을 주체적으로 달성할 수 있고, 마이크로프로세서(20)의 SRAM(10)에 대한 제어 여부에 관계없이 실시간 제어부(30)가 SRAM(10)을 억세스하지 않는 기간 동안은 중재부(50)에 인가되는 SRAM억세스 허가신호를 액티브 상태로 하여 중재부(50)로 하여금 마이크로프로세서(20) SRAM(10)에 대한 제어 사이클을 종료할 수 있도록 한다.The subject of the use of the SRAM 10 in the present invention is a real time control unit 30, which is a microprocessor via the buffer 40 to signal the data bus, the address bus, and the control bus of the SRAM 10 via the buffer 40. The mediation function can be achieved by controlling the buffer using a buffer enable signal, which is a control signal for the buffer 40, shared with the signals of the 20, and the SRAM 10 of the microprocessor 20 can be achieved. Regardless of the control of the control unit, the arbitration unit 50 causes the microprocessor to activate the SRAM access permission signal applied to the arbitration unit 50 while the real-time control unit 30 does not access the SRAM 10. (20) Allows the control cycle for the SRAM 10 to end.
이때 실시간 제어부(30)의 타이밍도는 제3도에 도시한 바와 같이 동기 클럭 64T(1T:동기 클럭의 1주기)를 주기로 하여 약 8T동안 실시간 제어부(30)가 SRAM(10)을 억세스한다면, 기타 56T동안은 실시간 제어부(30)가 SRAM(10)을 억세스 하지 못하고 마이크로프로세서(20)가 이 56T기간 동안 상기 SRAM(10)을 억세스할 수 있도록 한다.At this time, as shown in FIG. 3, if the real time controller 30 accesses the SRAM 10 for about 8T, the timing diagram of the real time controller 30 is about 64T (1T: 1 cycle of the synchronous clock) as shown in FIG. During the other 56T, the real time control unit 30 cannot access the SRAM 10, and the microprocessor 20 can access the SRAM 10 during this 56T period.
즉, 버퍼 인에이블 신호와 SRAM 억세스 허가신호가 제2도의 (c)와 (d)에 도시된 바와 같이 '하이'레벨인 동안, (e),(f)에 도시된 바와 같이 칩 선택(CE) 및 출력 허가(OE)신호는 '로우'레벨을 유지하고 라이트(WR)신호는 '하이'레벨을 유지하여, 상기 SRAM제어부로부터 출력된 어드레스 정보에 의해 상기 SRAM의 해당 데이터가 읽혀진다.That is, while the buffer enable signal and the SRAM access enable signal are at the 'high' level as shown in (c) and (d) of FIG. 2, the chip select (CE) as shown in (e) and (f). ) And the output permission (OE) signal maintain the 'low' level and the write WR signal maintain the 'high' level, so that the corresponding data of the SRAM is read by the address information output from the SRAM controller.
제3도는 본 발명에 따른 일반 SRAM을 이용한 메모리 공유 회로의 마이크로프로세서의 타이밍도로서, 마이크로프로세서는 공급되는 시스템 클럭에 의해 상기 SRAM을 억세스할 수 있으며, (b)와 (c)에 도시된 바와 같이 SRAM억세스 허가신호와 버퍼 인에이블 신호가 '로우'레벨이 되면, '로우'레벨의 SRAM허가 신호를 받은 상기 중재부는 데이터 스트로브 인지신호를 발생하여 마이크로프로세서에 보냄으로써, 마이크로프로세서는 상기 데이터 스트로브 인지신호를 받아 상기(e)에 도시된 바와 같이 칩 선택(CE)신호를 '로우'레벨로 유지하여, 그동안에만 상기 억세스 과정을 종료할 수 있다.3 is a timing diagram of a microprocessor of a memory sharing circuit using a general SRAM according to the present invention, in which the microprocessor can access the SRAM by a supplied system clock, as shown in (b) and (c). As such, when the SRAM access permission signal and the buffer enable signal are at the 'low' level, the arbitration unit receiving the 'low' level SRAM permission signal generates a data strobe recognition signal and sends the signal to the microprocessor, whereby the microprocessor generates the data strobe. In response to the recognition signal, as shown in (e), the chip select signal CE may be maintained at a low level, and the access process may be terminated only during that time.
따라서, 마이크로프로세서(20)와 SRAM(10) 사이에 데이터 버스 및 어드레스 버스, 그리고 칩 선택(CE), 출력 허가(OE), 쓰기(WR)의 제어신호를 설치하고 실시간 제어부(30)와 분리할 수 있는 버퍼(40)를 설치하는 한편, 마이크로프로세서(20)에 데이터 스트로브 인지신호를 주어 마이크로프로세서(10)로 하여금 한 동작 싸이클을 종료할 수 있도록 하는 중재부(50)를 설치하고, 상기 중재부(20)에 실시간 제어부(30)로부터 출력된 SRAM억세스 허가신호를 연결하여 데이터 스트로브 인지신호의 발생에 사용하도록 구현할 수 있다.Therefore, a data bus and an address bus, and control signals for chip selection (CE), output permission (OE), and write (WR) are provided between the microprocessor 20 and the SRAM 10, and are separated from the real-time controller 30. And a mediation section 50 for providing a data strobe acknowledgment signal to the microprocessor 20 so that the microprocessor 10 can terminate one operation cycle. The SRAM access permission signal output from the real time controller 30 may be connected to the arbitration unit 20 to be used to generate a data strobe recognition signal.
예컨대, 본 발명의 메모리 공유 회로는 비동기 전송 방식 교환기에서 참조 테이블 용도로 사용되는 메모리 및 주변 회로에 적용이 가능한데, SRAM(10) 사용의 주체를 실시간 제어부(30)로 하여, 마이크로프로세서(20)와 버퍼를 통제함으로써, 실시간 제어부(30)에 입력된 ATM셀의 헤더를 인덱스로부터 SRAM(10)의 해당 어드레스로부터 데이터를 읽어와 상기 ATM 셀의 헤더를 변환한다.For example, the memory sharing circuit of the present invention can be applied to a memory and a peripheral circuit used for a lookup table in an asynchronous transfer type exchange. The microprocessor 20 uses the SRAM 10 as a real time controller 30. By controlling the and buffers, the header of the ATM cell input to the real-time control unit 30 is read from the corresponding address of the SRAM 10 from the index and the header of the ATM cell is converted.
이상에서 설명한 바와 같이 본 발명은 두 개의 프로세서가 일반 SRAM을 공유하여 일정한 주기로 메모리를 번갈아 억세스하도록 메모리 공유 회로를 구비함으로써 실시간 전송을 극대화하는 데 그 효과가 있다.As described above, the present invention has the effect of maximizing real-time transmission by providing a memory sharing circuit so that two processors share a general SRAM and access memory alternately at regular intervals.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950045890A KR0163140B1 (en) | 1995-11-30 | 1995-11-30 | A circuit for jointly accessing a memory using a general sram |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950045890A KR0163140B1 (en) | 1995-11-30 | 1995-11-30 | A circuit for jointly accessing a memory using a general sram |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970031708A KR970031708A (en) | 1997-06-26 |
KR0163140B1 true KR0163140B1 (en) | 1999-01-15 |
Family
ID=19437245
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950045890A KR0163140B1 (en) | 1995-11-30 | 1995-11-30 | A circuit for jointly accessing a memory using a general sram |
Country Status (1)
Country | Link |
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KR (1) | KR0163140B1 (en) |
-
1995
- 1995-11-30 KR KR1019950045890A patent/KR0163140B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR970031708A (en) | 1997-06-26 |
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