JPWO2023112312A5

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Info

Publication number: JPWO2023112312A5
Application number: JP2023567482A
Authority: JP
Publication date: 2024-03-05

Description

上記の課題を解決するために、本開示による半導体装置は、第１導電型の炭化珪素基板と、炭化珪素基板上に形成された第１導電型のドリフト層と、ドリフト層の表層に選択的に形成された第２導電型の複数のウェル領域と、各ウェル領域の表層に選択的に形成された第１導電型のソース領域と、ドリフト層の表層であって平面視において隣り合う各ウェル領域間に形成され、ドリフト層の不純物濃度よりも高い不純物濃度を有する低抵抗領域と、ソース領域上、各ウェル領域上、および低抵抗領域上に亘って形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを備え、ゲート絶縁膜は、各ウェル領域に接する第１領域と、低抵抗領域に接する第２領域とを含み、第２領域における正の固定電荷の密度は、第１領域における正の固定電荷の密度よりも高く、ゲート絶縁膜の第２領域は、ゲート絶縁膜の第１領域とは異なる元素を含み、ゲート絶縁膜の第２領域における元素の濃度ピークは、第２領域と低抵抗領域との界面、または当該界面から１０ｎｍ以内の第２領域にある。

Claims

第１導電型の炭化珪素基板と、
前記炭化珪素基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の表層に選択的に形成された第２導電型の複数のウェル領域と、
各前記ウェル領域の表層に選択的に形成された第１導電型のソース領域と、
前記ドリフト層の表層であって平面視において隣り合う各前記ウェル領域間に形成され、前記ドリフト層の不純物濃度よりも高い不純物濃度を有する低抵抗領域と、
前記ソース領域上、各前記ウェル領域上、および前記低抵抗領域上に亘って形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、
前記ゲート絶縁膜は、各前記ウェル領域に接する第１領域と、前記低抵抗領域に接する第２領域とを含み、
前記第２領域における正の固定電荷の密度は、前記第１領域における正の固定電荷の密度よりも高く、
前記ゲート絶縁膜の前記第２領域は、前記ゲート絶縁膜の前記第１領域とは異なる元素を含み、
前記ゲート絶縁膜の前記第２領域における前記元素の濃度ピークは、前記第２領域と前記低抵抗領域との界面、または当該界面から１０ｎｍ以内の前記第２領域にある、半導体装置。
前記ゲート絶縁膜の前記第２領域における前記元素は、セシウム、バリウム、ストロンチウム、およびルビジウムのうちの少なくとも１つを含む、請求項１に記載の半導体装置。
第１導電型の炭化珪素基板と、
前記炭化珪素基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の表層に選択的に形成された第２導電型の複数のウェル領域と、
各前記ウェル領域の表層に選択的に形成された第１導電型のソース領域と、
前記ドリフト層の表層であって平面視において隣り合う各前記ウェル領域間に形成され、前記ドリフト層の不純物濃度よりも高い不純物濃度を有する低抵抗領域と、
前記ソース領域上、各前記ウェル領域上、および前記低抵抗領域上に亘って形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、
前記ゲート絶縁膜は、各前記ウェル領域に接する第１領域と、前記低抵抗領域に接する第２領域とを含み、
前記第２領域における正の固定電荷の密度は、前記第１領域における正の固定電荷の密度よりも高く、
前記ゲート絶縁膜の前記第２領域は、前記ゲート絶縁膜の前記第１領域とは異なる絶縁材料を含む、半導体装置。
前記ゲート絶縁膜の前記第２領域における前記絶縁材料は、窒化シリコン、酸窒化シリコン、酸化ハフニウム、酸窒化ハフニウム、酸化ジルコニウム、酸窒化ジルコニウム、酸化アルミニウム、酸窒化アルミニウム、酸化タンタル、および酸窒化タンタルのうちの少なくとも１つを含む、請求項３に記載の半導体装置。
前記低抵抗領域は、深さ方向において前記ゲート絶縁膜に近づくほど不純物濃度が高い、請求項１から４のいずれか１項に記載の半導体装置。
前記ゲート絶縁膜の前記第２領域は、前記ゲート絶縁膜の前記第１領域よりも厚い、請求項１から５のいずれか１項に記載の半導体装置。
前記ゲート絶縁膜の前記第２領域と前記低抵抗領域との界面における窒素濃度は、前記ゲート絶縁膜の前記第１領域と各前記ウェル領域との界面における窒素濃度よりも高濃度である、請求項１から６のいずれか１項に記載の半導体装置。
第１導電型の炭化珪素基板を準備する第１工程と、
前記炭化珪素基板上に第１導電型のドリフト層を形成する第２工程と、
前記ドリフト層の表層に第２導電型の複数のウェル領域を選択的に形成する第３工程と、
各前記ウェル領域の表層に第１導電型のソース領域を選択的に形成する第４工程と、
前記ドリフト層の表層であって平面視において隣り合う各前記ウェル領域間に、前記ドリフト層の不純物濃度よりも高い不純物濃度を有する低抵抗領域を形成する第５工程と、
前記ソース領域上、各前記ウェル領域上、および前記低抵抗領域上に亘ってゲート絶縁膜を形成する第６工程と、
前記ゲート絶縁膜上にゲート電極を形成する第７工程と、
を備え、
前記ゲート絶縁膜は、各前記ウェル領域に接する第１領域と、前記低抵抗領域に接する第２領域とを含み、
前記第２領域における正の固定電荷の密度は、前記第１領域における正の固定電荷の密度よりも高く、
前記第６工程は、
前記低抵抗領域上のみに第１ゲート絶縁膜を形成する第８工程と、
前記第８工程の後、前記ソース領域上、各前記ウェル領域上、および前記第１ゲート絶縁膜上に亘って第２ゲート絶縁膜を形成する第９工程と、
を含む、半導体装置の製造方法。
前記第１ゲート絶縁膜は、前記第２ゲート絶縁膜とは異なる絶縁材料を含む、請求項８に記載の半導体装置の製造方法。
第１導電型の炭化珪素基板を準備する第１工程と、
前記炭化珪素基板上に第１導電型のドリフト層を形成する第２工程と、
前記ドリフト層の表層に第２導電型の複数のウェル領域を選択的に形成する第３工程と、
各前記ウェル領域の表層に第１導電型のソース領域を選択的に形成する第４工程と、
前記ドリフト層の表層であって平面視において隣り合う各前記ウェル領域間に、前記ドリフト層の不純物濃度よりも高い不純物濃度を有する低抵抗領域を形成する第５工程と、
前記ソース領域上、各前記ウェル領域上、および前記低抵抗領域上に亘ってゲート絶縁膜を形成する第６工程と、
前記ゲート絶縁膜上にゲート電極を形成する第７工程と、
を備え、
前記ゲート絶縁膜は、各前記ウェル領域に接する第１領域と、前記低抵抗領域に接する第２領域とを含み、
前記第２領域における正の固定電荷の密度は、前記第１領域における正の固定電荷の密度よりも高く、
前記ソース領域上にソース電極を形成する第１０工程と、
前記炭化珪素基板の裏面にドレイン電極を形成する第１１工程と、
前記ソース電極および前記ゲート電極に０Ｖ以下の電圧を印加し、予め定められた素子耐圧の８０％以上の電圧を５秒以上印加する第１２工程と、
をさらに備える、半導体装置の製造方法。
前記第１２工程において、前記ソース電極および前記ゲート電極に０Ｖの電圧を印加する、請求項１０に記載の半導体装置の製造方法。
前記第５工程は、前記ドリフト層の表層であって平面視において隣り合う各前記ウェル領域間に、第１導電型の不純物を注入エネルギを変えて複数回注入することによって前記低抵抗領域を形成する工程を含む、請求項８から１１のいずれか１項に記載の半導体装置の製造方法。