JPWO2021161526A5 - - Google Patents

Claims (16)

1. 第１電極及び第２電極が設けられた一表面と、前記一表面の反対側に位置する他表面とを有する第１半導体素子と、
   前記第１半導体素子の前記一表面と対向する第１表面を有し、前記第１表面において前記第１半導体素子の前記第１電極に電気的に接続された第１導体板と、
   前記第１導体板の前記第１表面上に設けられ、前記第１表面の一部を覆っている第１絶縁層と、
   前記第１絶縁層上に設けられた導体回路パターンと、を備え、
   前記導体回路パターンは、前記第１半導体素子に電気的に接続された少なくとも一つの第１導体ラインを有し、
   前記少なくとも一つの第１導体ラインは、前記第２電極に電気的に接続された導体ラインを含み、
   前記第１半導体素子の前記他表面と対向する第２表面を有する第２導体板をさらに備え、
   前記第１半導体素子は、前記他表面に設けられているとともに、前記第２導体板の前記第２表面に電気的に接続された第３電極をさらに有し、
   前記第２導体板の前記第２表面上に設けられ、前記第２表面の一部を覆っている第２絶縁層をさらに備え、
   前記第１導体ラインに電気的に接続された第１接続端子をさらに備え、
   前記第１接続端子の一端部は、前記第１導体ラインと前記第２絶縁層との間に位置するとともに、前記第１導体ラインに接合されており、
   前記第１接続端子の前記一端部と前記第２絶縁層との間には、前記第１接続端子と一体又は別体で設けられたスペーサが配置されている、半導体装置。
2. 前記導体回路パターンの厚みは、前記第１導体板の厚みよりも小さい、請求項１に記載の半導体装置。
3. 前記第１導体ラインは、前記第１半導体素子に電気的に接続された一端部と、前記第１接続端子に電気的に接続された他端部とを有し、
   前記第１導体ラインの前記他端部における幅寸法は、前記第１導体ラインの前記一端部における幅寸法よりも大きい、請求項１又は２に記載の半導体装置。
4. 前記少なくとも一つの第１導体ラインは、互いに並走する二つの導体ラインを含み、
   前記並走する二つの導体ラインの各々は、一端部において前記第１半導体素子に電気的に接続されており、
   前記並走する二つの導体ラインの他端部における中心間距離は、前記並走する二つの導体ラインの前記一端部における中心間距離よりも大きい、請求項１から３のいずれか一項に記載の半導体装置。
5. 前記第１絶縁層は、前記第１導体板の前記第１表面を露出する開口を有し、
   前記第１半導体素子の前記第１電極は、前記第１絶縁層の開口を通じて、前記第１導体板の前記第１表面に接合されている、請求項１から４のいずれか一項に記載の半導体装置。
6. 前記第１電極は前記第１半導体素子のパワー電極であり、前記第２電極は前記第１半導体素子の信号電極である、請求項１から５のいずれか一項に記載の半導体装置。
7. 前記第１導体ラインを部分的に覆う絶縁カバーをさらに備える、請求項１から６のいずれか一項に記載の半導体装置。
8. 前記第１導体板の前記第１絶縁層には、前記第１半導体素子の周縁と対応する位置に、前記第１半導体素子を位置決めするためのマークが設けられている、請求項１から７のいずれか一項に記載の半導体装置。
9. 前記第１絶縁層上に位置する電気部品をさらに備え、
   前記導体回路パターンは、前記電気部品に接続された少なくとも一つの導体ラインをさらに有する、請求項１から８のいずれか一項に記載の半導体装置。
10. 前記電気部品は、サーミスタを含む、請求項９に記載の半導体装置。
11. 前記第１導体板が設けられた絶縁体基板をさらに備える、請求項１から１０のいずれか一項に記載の半導体装置。
12. 前記第２絶縁層上に設けられた導体膜をさらに備え、前記スペーサは、接合層を介して、前記導体膜に接合されている、請求項１から１１のいずれか一項に記載の半導体装置。
13. 第４電極及び第５電極が設けられた一表面と、前記一表面の反対側に位置する他表面とを有する第２半導体素子をさらに備え、
    前記第１導体板の前記第１表面は、前記第２半導体素子の前記一表面に対向しているとともに、前記第２半導体素子の第４電極に電気的に接続されており、
    前記導体回路パターンは、前記第２半導体素子に電気的に接続された少なくとも一つの第２導体ラインをさらに有し、
    前記少なくとも一つの第２導体ラインは、前記第５電極に電気的に接続された導体ラインを含む、請求項１から１２のいずれか一項に記載の半導体装置。
14. 前記第２導体ラインの少なくとも一部は、前記第１導体ラインの少なくとも一部と共通している、請求項１３に記載の半導体装置。
15. 第４電極及び第５電極が設けられた一表面と、前記一表面の反対側に位置するとともに第６電極が設けられた他表面とを有する第２半導体素子と、
    前記第２半導体素子の前記一表面と対向する第３表面を有し、前記第３表面において前記第２半導体素子の前記第４電極に電気的に接続された第３導体板と、
    前記第２半導体素子の前記他表面と対向する第４表面を有し、前記第４表面において前記第２半導体素子の前記第６電極に電気的に接続された第４導体板と、
    前記第１導体板と前記第４導体板との間に位置しており、前記第１導体板と前記第４導体板とを電気的に接続する継手部材と、
    前記第３導体板の前記第３表面上に設けられ、前記第３表面の一部を覆っている第３絶縁層と、
    前記第３絶縁層上に設けられた第２導体回路パターンと、をさらに備え、
    前記第２導体回路パターンは、前記第２半導体素子に電気的に接続された少なくとも一つの第２導体ラインを有し、
    前記少なくとも一つの第２導体ラインは、前記第５電極に電気的に接続された導体ラインを含む、請求項１から１４のいずれか一項に記載の半導体装置。
16. 前記第１導体板及び前記第３導体板が設けられた絶縁体基板をさらに備える、請求項１５に記載の半導体装置。