JPWO2020194649A1 - 制御装置および制御システム - Google Patents

Abstract

制御装置（２０）は、制御指令を受信する第１通信部（２１）と、第１通信部（２１）が受信した制御指令に応じて、電力変換装置（２）が有するスイッチング素子を制御するためのゲート信号を生成する演算部（２２）と、ゲート信号を電力変換装置（２）に送信する第２通信部（２３）と、を備える。なお制御指令は、電力変換装置（２）の運転または停止の指示を含む。また制御装置（２０）は、電力変換装置（２）に隣接して配置される。

Description

この発明は、電力変換装置を制御する制御装置および制御システムに関する。

電気鉄道車両には、架線を通して変電所から供給された電力を所望の電力に変換し、変換した電力を車両内の負荷に供給する電力変換装置を搭載したものがある。電力変換装置が有するスイッチング素子が制御装置によって制御されることで、電力変換装置は、変電所から供給された電力を所望の電力に変換する。この種の電力変換装置の一例が、特許文献１に開示されている。

国際公開第２０００／１９５９０号

特許文献１に開示される電力変換装置は、主回路の入力端子間の電圧および電動機に流れる電流を測定し、電圧の測定値および電流の測定値を示すセンサ信号を出力するセンサユニットと、センサ信号が示す電圧の測定値および電流の測定値に応じてゲート信号を生成し、パラレルに出力する制御装置と、ゲート信号によってオンオフが切り替わるスイッチング素子を有する主回路と、を備える。制御装置は、センサ信号が示す電圧の測定値および電流の測定値に応じてゲート信号のデューティ比を調節するＰＷＭ（Pulse Width Modulation：パルス幅変調）制御を行う。

制御装置と主回路とが離れて配置されると、制御装置と主回路とを接続する配線が長くなることにより信号の遅延が生じるため、ＰＷＭ制御の応答性が劣化する。

本発明は上述の事情に鑑みてなされたものであり、制御装置による電力変換装置の制御の応答性を向上させることが目的である。

上記目的を達成するために、本発明の制御装置は、第１通信部と、演算部と、第２通信部と、を備える。第１通信部は、電力変換装置の運転または停止の指示を含む制御指令を受信する。演算部は、第１通信部が受信した制御指令に応じて、電力変換装置を制御する信号を生成する。第２通信部は、信号を電力変換装置に送信する。制御装置は、電力変換装置に隣接して配置される。

本発明によれば、制御指令に応じて生成した信号を電力変換装置に送信する制御装置が電力変換装置に隣接して配置される。これにより、配線長による信号の遅延が生じないため、制御装置による電力変換装置の制御の応答性が向上する。

本発明の実施の形態１に係る制御システムのブロック図 実施の形態１に係る制御システムの実装例を示す図 本発明の実施の形態２に係る制御システムのブロック図 実施の形態２に係る制御システムの実装例を示す図 本発明の実施の形態３に係る制御システムのブロック図 実施の形態３に係る指令装置の実装例を示す図 実施の形態３に係る制御装置の実装例を示す図 実施の形態３に係る制御装置の実装例を示す図 本発明の実施の形態４に係る制御システムのブロック図 実施の形態４に係る制御装置の実装例を示す図 実施の形態４に係る制御装置の実装例を示す図

以下、本発明の実施の形態に係る制御装置、具体的には、電子機器に対して信号を送信することで電子機器を制御する制御装置および制御装置を有する制御システムについて図面を参照して詳細に説明する。なお図中、同一または同等の部分には同一の符号を付す。

（実施の形態１）
電気鉄道車両には、架線を通して変電所から供給された電力を三相交流電力に変換し、三相交流電力を電動機に供給する電力変換装置が搭載されるものがある。この電力変換装置を例にして、電力変換装置を制御する制御装置および制御システムについて実施の形態１で説明する。

実施の形態１に係る制御システムを図１に示す。図１に示す制御システム１は、電動機３に電力を供給する電力変換装置２が有するスイッチング素子を制御する。電力変換装置２が、ＶＶＶＦ（Variable Voltage Variable Frequency：可変電圧可変周波数）インバータから構成され、電動機３が三相誘導電動機から構成される場合を例にして、制御システム１について説明する。制御システム１は、図示しない運転台から運転指令を取得し、センサ４からセンサ信号を取得する。なおセンサ４は、電力変換装置２が出力する各相の電流を測定する。そして、センサ４が出力するセンサ信号は、各相の電流の測定値を示す。

制御システム１は、電力変換装置２を制御する信号を生成し、電力変換装置２に信号を送信する。具体的には、制御システム１は、運転指令とセンサ信号が示す各相の電流の測定値とに応じて、電力変換装置２が有する各相のスイッチング素子を制御するためのゲート信号を生成し、ゲート信号を電力変換装置２が有するスイッチング素子に送信する。ゲート信号によって制御されたスイッチング素子がオンオフを繰り返すことで、電力変換装置２は、図示しない電源、例えば、変電所から供給される電力を三相交流電力に変換し、三相交流電力を電動機３に供給する。三相交流電力の供給を受けた電動機３が駆動することで、鉄道車両の推進力が得られる。

制御システム１は、電力変換装置２の運転または停止の指示を含む制御指令を生成する指令装置１０と、制御指令に応じて、電力変換装置２が有するスイッチング素子を制御するゲート信号を生成する制御装置２０と、を備える。
制御システム１はさらに、指令装置１０と制御装置２０とを接続する高速シリアル回線５を備える。高速シリアル回線５は、イーサネット（登録商標）規格に準拠した伝送線であって、シリアル通信を可能とする伝送線であればよい。
また制御システム１は、制御装置２０とセンサ４とを接続する第１パラレル回線６を備える。さらに制御システム１は、制御装置２０と電力変換装置２とを接続する第２パラレル回線７を備える。第１パラレル回線６および第２パラレル回線７は、パラレル伝送を可能とする伝送線から構成される。

指令装置１０は、図示しない運転台から運転指令を取得し、運転指令に応じて制御指令を生成する指令生成部１１と、制御指令を制御装置２０に送る指令送信部１２と、を備える。

指令生成部１１は、運転指令に応じて、電力変換装置２の運転または停止を指示する制御指令を生成し、指令送信部１２に送る。なお運転指令は、鉄道車両の目標加速度を示す力行指令、鉄道車両の目標減速度を示すブレーキ指令等を含む。
指令送信部１２は、高速シリアル回線５を介して、後述する制御装置２０の第１通信部２１に接続されている。また指令送信部１２は、制御指令を制御装置２０の第１通信部２１に送る。

制御装置２０は、制御指令を受信する第１通信部２１と、制御指令とセンサ信号とに応じて、ゲート信号を生成する演算部２２と、ゲート信号を電力変換装置２に送信する第２通信部２３と、センサ４からセンサ信号を取得する測定値取得部２４と、を備える。

第１通信部２１は、高速シリアル回線５を介して、指令装置１０から制御指令を受信すると、制御指令を演算部２２に送る。
測定値取得部２４は、第１パラレル回線６を介して、センサ４に接続されている。また測定値取得部２４は、センサ４からセンサ信号を取得し、センサ信号が示す各相の電流の測定値を演算部２２に送る。
演算部２２は、制御指令と各相の電流の測定値とに応じて、電力変換装置２の出力を制御指令に応じた目標値に近づけるためのゲート信号を生成する。
第２通信部２３は、第２パラレル回線７を介して、電力変換装置２に接続されている。また第２通信部２３は、ゲート信号を電力変換装置２の各相のスイッチング素子に送る。

また制御装置２０は、電力変換装置２に隣接して配置される。具体的には、制御装置２０から電力変換装置２へのゲート信号の伝送中に、ゲート信号に重畳するノイズの影響が十分に小さくなる程度に、制御装置２０は電力変換装置２に隣接して配置される。制御装置２０と電力変換装置２との距離は、１メートル以下であることが好ましい。さらに好ましくは、制御装置２０の筐体は、電力変換装置２の筐体に当接して配置されればよい。この場合、電力変換装置２が有するスイッチング素子を導電性部材から構成されるシールド筐体に収容した上で、制御装置２０の筐体が電力変換装置２の筐体に当接して配置されることが好ましい。スイッチング素子をシールド筐体に収容することで、ゲート信号にスイッチングノイズが重畳することが抑制される。
さらに好ましくは、制御装置２０は、センサ４に隣接して配置されればよい。具体的には、センサ４から測定値取得部２４へのセンサ信号の伝送中に、センサ信号に重畳するノイズの影響が十分に小さくなる程度に、制御装置２０はセンサ４に隣接して配置されることが好ましい。

制御システム１の実装例について図２を用いて説明する。図２に示すように、指令装置１０が備える指令生成部１１はＣＰＵ（Central Processing Unit：中央処理装置）３１とメモリ３２と入力ＩＦ（Interface：インターフェース）３３とで実現され、指令送信部１２は、ＦＰＧＡ（Field Programmable Gate Array：フィールドプログラマブルゲートアレイ）３４に含まれるＵＤＰ（User Datagram Protocol：ユーザデータグラムプロトコル）／ＩＰ（Internet Protocol：インターネットプロトコル）コア３５と、ＰＨＹ（Physical layer：物理層）チップ３６とで実現される。なおＣＰＵ３１、メモリ３２、入力ＩＦ３３、およびＦＰＧＡ３４は、システムバス３７で互いに接続されている。なおシステムバス３７は、シリアルバスから構成される。ＵＤＰ／ＩＰコア３５は、ＭＡＣ（Media Access Control：媒体アクセス制御）層、ＩＰ（Internet Protocol：インターネットプロトコル）層、およびＵＤＰ層の通信を行う。またＰＨＹチップ３６は、物理層の通信を行う。

また制御装置２０が備える第１通信部２１は、ＦＰＧＡ４１に含まれるＵＤＰ／ＩＰコア４２と、ＰＨＹチップ４３とで実現され、演算部２２はＤＳＰ（Digital Signal Processor：ディジタルシグナルプロセッサ）４４と、メモリ４５と、ＦＰＧＡ４１に含まれる演算回路４６とで実現される。また第２通信部２３は、ＦＰＧＡ４１に含まれる出力ＩＦ４７で実現される。また測定値取得部２４は、ＦＰＧＡ４１に含まれる入力ＩＦ４８で実現される。なおＤＳＰ４４、メモリ４５、およびＦＰＧＡ４１は、システムバス４９で互いに接続されている。システムバス４９は、シリアルバスから構成される。ＵＤＰ／ＩＰコア４２は、ＭＡＣ層、ＩＰ層、およびＵＤＰ層の通信を行う。またＰＨＹチップ４３は、物理層の通信を行う。

ＰＨＹチップ３６とＰＨＹチップ４３とは、高速シリアル回線５で接続される。また入力ＩＦ４８とセンサ４は、第１パラレル回線６で接続される。また出力ＩＦ４７と電力変換装置２とは、第２パラレル回線７で接続される。

上記構成を有する制御システム１の動作について説明する。
運転指令が力行指令を含む場合、指令生成部１１は、力行指令に応じた目標値を出力するように電力変換装置２の稼動を指示する制御指令を指令送信部１２に送る。また運転指令がブレーキ指令を含む場合、指令生成部１１は、電力変換装置２の停止を指示する制御指令を指令送信部１２に送る。

具体的には、入力ＩＦ３３は、図示しない運転台から運転指令が入力されると、システムバス３７を介してＣＰＵ３１に運転指令を送る。メモリ３２には、制御指令を生成するためのプログラムが記憶されている。ＣＰＵ３１は、メモリ３２に記憶されているプログラムを実行し、入力ＩＦ３３を介して入力された運転指令から制御指令を生成する。ＣＰＵ３１は、システムバス３７を介して、ＦＰＧＡ３４に含まれるＵＤＰ／ＩＰコア３５に制御指令を送る。

次に、指令送信部１２は、高速シリアル回線５を介して、シリアル伝送を行って、制御指令を制御装置２０に送る。具体的には、ＵＤＰ／ＩＰコア３５は、制御指令を含むイーサネットパケットを生成し、ＰＨＹチップ３６に送る。ＰＨＹチップ３６は、イーサネットパケットから通信信号を生成し、通信信号を高速シリアル回線５に送出する。

第１通信部２１は、指令装置１０から制御指令を受信すると、演算部２２に送る。具体的には、ＰＨＹチップ４３は、高速シリアル回線５を介して通信信号を受信すると、通信信号からイーサネットパケットを生成し、ＵＤＰ／ＩＰコア４２に送る。ＵＤＰ／ＩＰコア４２は、ＰＨＹチップ４３が生成したイーサネットパケットから制御指令を取り出し、システムバス４９を介して、制御指令をＤＳＰ４４に送る。

また測定値取得部２４は、第１パラレル回線６を介して、電流の測定値を示すセンサ信号をセンサ４から取得し、センサ信号が示す電流の測定値を演算部２２に送る。具体的には、入力ＩＦ４８は、センサ４から第１パラレル回線６を介して取得した電流の測定値を図示しないＡ−Ｄ（Analog-to-Digital）コンバータによりパラレル−シリアル変換を行って、シリアルデータを生成し、演算回路４６に送る。図示しないＡ−Ｄコンバータにより変換されたシリアルデータは、演算回路４６にてシリアル−パラレル変換される。演算回路４６は、パラレルデータを、システムバス４９を介して、ＤＳＰ４４に送る。

演算部２２は、制御指令と電流の測定値とに応じて、ゲート信号を生成する。
制御指令が、力行指令に応じた目標値を出力するように電力変換装置２の稼動を指示する場合、演算部２２は、力行指令に応じて磁束電流指令Ｉｄ＊とトルク電流指令Ｉｑ＊とを生成する。なお演算部２２は、力行指令が示す目標加速度と、磁束電流指令およびトルク電流指令との対応関係を予め保持している。そして、演算部２２は、センサ信号が示す各相電流の測定値を三相二相変換して得られる励磁電流Ｉｄを磁束電流指令Ｉｄ＊に近づけ、センサ信号が示す各相電流の測定値を三相二相変換して得られるトルク電流Ｉｑをトルク電流指令Ｉｑ＊に近づけるように、電圧指令Ｖｄ＊，Ｖｑ＊を算出する。さらに演算部２２は、電圧指令Ｖｄ＊，Ｖｑ＊の回転座標変換と二相三相変換をしてＵ相、Ｖ相、Ｗ相のそれぞれの電圧指令を算出する。そして、演算部２２は、Ｕ相、Ｖ相、Ｗ相のそれぞれの電圧指令と三角波キャリア信号との比較に基づき、各相のスイッチング素子に対するゲート信号を生成し、第２通信部２３に送る。

他の一例として、制御指令が電力変換装置２の停止を指示する場合、演算部２２は、Ｕ相、Ｖ相、Ｗ相のそれぞれの電圧指令が徐々に減少するように、Ｕ相、Ｖ相、Ｗ相のそれぞれの電圧指令を算出する。そして、演算部２２は、Ｕ相、Ｖ相、Ｗ相のそれぞれの電圧指令と三角波キャリア信号との比較に基づき、各相のスイッチング素子に対するゲート信号を生成し、第２通信部２３に送る。

具体的には、ＤＳＰ４４は、メモリ４５に記憶されている電圧指令を算出するためのプログラムに従って、制御指令からＵ相、Ｖ相、Ｗ相のそれぞれの電圧指令を算出し、システムバス４９を介して、演算回路４６に送る。演算回路４６は、Ｕ相、Ｖ相、Ｗ相のそれぞれの電圧指令と三角波キャリア信号との比較に基づき、各相のスイッチング素子に対するゲート信号を生成し、出力ＩＦ４７に送る。

第２通信部２３は、ゲート信号を電力変換装置２の各相のスイッチング素子に送る。なお第２通信部２３は、ゲート信号をパラレル通信で電力変換装置２に送信する。具体的には、出力ＩＦ４７は、パラレルデータのゲート信号を、第２パラレル回線７を介して、電力変換装置２に送る。

電力変換装置２の各相のスイッチング素子は、制御装置２０から送られたゲート信号に応じてオンまたはオフになる。一例として、電力変換装置２の各相のスイッチング素子が、ゲート信号に応じてオンオフを繰り返すと、電力変換装置２は、図示しない電源から供給される電力を三相交流電力に変換し、三相交流電力を電動機３に供給する。

以上説明したとおり、実施の形態１に係る制御装置２０は、電力変換装置２に隣接して配置される。これにより、第２パラレル回線７が短くなり、配線長による信号の遅延が生じないため、制御装置２０による電力変換装置２の制御の応答性が向上する。また、ゲート信号の伝送中にゲート信号に重畳するノイズの影響を低減することが可能となる。これにより、制御装置２０にゲート信号に重畳するノイズの影響を低減するためのアイソレータを必ずしも設ける必要は無く、アイソレータを設けないことにより制御装置２０による電力変換装置２の制御の応答性を向上させることも可能となる。

さらに制御装置２０がセンサ４に隣接して配置される場合、制御装置２０とセンサ４の間の配線が短くなり、配線長による信号の遅延が生じないため、制御装置２０による電力変換装置２の制御の応答性が向上する。また、制御装置２０とセンサ４の間の配線が短くなることにより、センサ４が出力するセンサ信号に重畳するノイズの影響を低減することが可能となる。

また指令装置１０と制御装置２０とを高速シリアル回線５で接続するため、指令装置１０と制御装置２０とがパラレル回線で接続される場合よりも、配線が少なくなり、配線作業の工数を低減することが可能となる。高速シリアル回線５が、例えば、IEEE802.3uの規格に準拠した伝送線から構成される場合、高速シリアル回線５を介して長距離、例えば、１００ｍの伝送が可能となる。このため、制御装置２０から遠く離隔した位置に指令装置１０を配置することが可能となるため、制御装置２０の位置に対して指令装置１０の配置位置の自由度が高くなる。

また指令送信部１２は、ＦＰＧＡ３４に含まれるＵＤＰ／ＩＰコア３５とＰＨＹチップ３６とで実現されるため、ＵＤＰ／ＩＰコア３５の処理をＣＰＵ３１で行う場合よりも、指令送信部１２の処理速度を速くすることが可能となる。同様に、第１通信部２１は、ＦＰＧＡ４１に含まれるＵＤＰ／ＩＰコア４２と、ＰＨＹチップ４３とで実現されるため、ＵＤＰ／ＩＰコア４２の処理をＤＳＰ４４で行う場合よりも、第１通信部２１の処理速度を速くすることが可能となる。

（実施の形態２）
高速シリアル回線５を介した通信の信頼度を高めるため、制御システム１は、複数の高速シリアル回線５を備えてもよい。制御システム１が指令装置１０と制御装置２０とを接続する複数の高速シリアル回線５を備える構成について、実施の形態２で説明する。図３に示すように、制御システム１は、指令装置１０と制御装置２０とを接続する２本の高速シリアル回線５ａ，５ｂを備える。高速シリアル回線５ａを介した通信に異常が生じた場合、指令装置１０と制御装置２０とは、高速シリアル回線５ｂを介して通信を行う。

上記構成を有する制御システム１の実装例について図４を用いて説明する。なお実施の形態１と異なる指令送信部１２および第１通信部２１の構成について説明する。図４に示すように、指令送信部１２は、ＦＰＧＡ３４に含まれるＵＤＰ／ＩＰコア３５ａ，３５ｂと、ＰＨＹチップ３６ａ，３６ｂと、切替部３８とで実現される。ＵＤＰ／ＩＰコア３５ａ，３５ｂはそれぞれ、ＰＨＹチップ３６ａ，３６ｂに接続されている。なおＵＤＰ／ＩＰコア３５ａ，３５ｂは、ＭＡＣ層、ＩＰ層、およびＵＤＰ層の通信を行う。またＰＨＹチップ３６ａ，３６ｂは、物理層の通信を行う。

また第１通信部２１は、ＦＰＧＡ４１に含まれるＵＤＰ／ＩＰコア４２ａ，４２ｂと、ＰＨＹチップ４３ａ，４３ｂと、切替部５０とで実現される。ＵＤＰ／ＩＰコア４２ａ，４２ｂはそれぞれ、ＰＨＹチップ４３ａ，４３ｂに接続されている。なおＵＤＰ／ＩＰコア４２ａ，４２ｂは、ＭＡＣ層、ＩＰ層、およびＵＤＰ層の通信を行う。またＰＨＹチップ４３ａ，４３ｂは、物理層の通信を行う。

上記構成を有する制御システム１の動作について説明する。
指令生成部１１の動作は、実施の形態１と同様である。ただし、指令生成部１１を構成するＣＰＵ３１は、生成した制御指令を、システムバス３７を介して、ＦＰＧＡ３４に含まれる切替部３８に送る。切替部３８は、ＣＰＵ３１から制御指令を取得すると、ＵＤＰ／ＩＰコア３５ａに送る。ＵＤＰ／ＩＰコア３５ａは、制御指令からイーサネットパケットを生成し、ＰＨＹチップ３６ａに送る。ＰＨＹチップ３６ａは、イーサネットパケットから通信信号を生成し、通信信号を高速シリアル回線５ａに送出する。

ＰＨＹチップ４３ａは、高速シリアル回線５ａを介して通信信号を受信すると、通信信号からイーサネットパケットを生成し、ＵＤＰ／ＩＰコア４２ａに送る。ＵＤＰ／ＩＰコア４２ａは、ＰＨＹチップ４３ａが生成したイーサネットパケットから制御指令を取り出し、切替部５０に送る。切替部５０は、システムバス４９を介して、制御指令をＤＳＰ４４に送る。ＤＳＰ４４、入力ＩＦ４８、および出力ＩＦ４７の動作は、実施の形態１と同様である。実施の形態１と同様に生成されたゲート信号が電力変換装置２のスイッチング素子に送られ、スイッチング素子がオンまたはオフになる。

上述の電力変換装置２のスイッチング素子を制御する処理と並行して、制御システム１は、通信に用いられている高速シリアル回線５ａの異常が生じているか否かを判別する。制御システム１は、高速シリアル回線５ａの異常が生じていると判別した場合、高速シリアル回線５ａを介した通信を停止し、高速シリアル回線５ｂを介した通信を開始する。一例として、制御装置２０は、指令装置１０から送られたデータの誤り検出に基づいて、高速シリアル回線５ａの異常が生じているかを判別し、指令装置１０は、制御装置２０からの通信の間隔に基づいて、高速シリアル回線５ａの異常が生じているか否かを判別する構成について説明する。

第１通信部２１は、指令送信部１２から送信されたデータについて、誤り検出を行う。具体的には、ＵＤＰ／ＩＰコア４２ａは、イーサネットパケットから制御指令、チェックサム値、およびチェックサム値の算出に用いられる所定のデータを取り出し、切替部５０に送る。なお指令装置１０のＵＤＰ／ＩＰコア３５ａは、制御指令からイーサネットパケットを生成する際に、イーサネットパケットに含まれる所定のデータからチェックサム値を生成し、チェックサム値を含むイーサネットパケットを生成するものとする。なお所定のデータとは、例えば、ＩＰヘッダ、ＵＤＰヘッダ等を含む。

切替部５０は、所定のデータからチェックサム値を算出し、イーサネットパケットに含まれていたチェックサム値と比較する。切替部５０は、算出したチェックサム値と、イーサネットパケットに含まれていたチェックサム値が一致すると判別した場合、ＵＤＰ／ＩＰコア４２ａから取得した制御指令を、システムバス４９を介して、ＤＳＰ４４に送る。切替部５０は、算出したチェックサム値と、イーサネットパケットに含まれていたチェックサム値が一致しないと判別した場合、ＵＤＰ／ＩＰコア４２ａから取得した制御指令を破棄し、ＵＤＰ／ＩＰコア４２ｂから制御指令を受信するまで待機する。

また切替部５０は、算出したチェックサム値と、イーサネットパケットに含まれていたチェックサム値が一致すると判別した場合、判別結果をＵＤＰ／ＩＰコア４２ａに通知する。判別結果が通知されたＵＤＰ／ＩＰコア４２ａは、判別結果を通知するためのイーサネットパケットを生成し、ＰＨＹチップ４３ａに送る。ＰＨＹチップ４３ａは、判別結果を通知するためのイーサネットパケットから通信信号を生成し、通信信号を高速シリアル回線５ａに送出する。
ＰＨＹチップ３６ａは、高速シリアル回線５ａを介して通信信号を受信すると、通信信号からイーサネットパケットを生成し、ＵＤＰ／ＩＰコア３５ａに送る。ＵＤＰ／ＩＰコア３５ａは、ＰＨＹチップ３６ａが生成したイーサネットパケットから判別結果を取り出し、切替部３８に送る。切替部３８は、判別結果を受信した場合、ＣＰＵ３１から取得した制御指令を、ＵＤＰ／ＩＰコア３５ａに送ることを継続する。

一方、切替部５０は、算出したチェックサム値と、イーサネットパケットに含まれていたチェックサム値が一致しないと判別した場合、判別結果をＵＤＰ／ＩＰコア４２ａに通知しない。このため、ＵＤＰ／ＩＰコア４２ａは、上述のように判別結果を通知するためのイーサネットパケットを生成せず、ＰＨＹチップ４３ａから高速シリアル回線５ａに通信信号が送出されない。
切替部３８は、判別結果を受信していない期間が、定められた期間以上であるか否かを判別する。切替部３８は、判別結果を受信していない期間が、定められた期間以上になると判別した場合、ＣＰＵ３１から取得した制御指令を、ＵＤＰ／ＩＰコア３５ａに送ることを停止する。そして、切替部３８は、ＣＰＵ３１から取得した制御指令を、ＵＤＰ／ＩＰコア３５ｂに送る。ＵＤＰ／ＩＰコア３５ｂは、制御指令からイーサネットパケットを生成し、ＰＨＹチップ３６ｂに送る。ＰＨＹチップ３６ｂは、イーサネットパケットから通信信号を生成し、通信信号を高速シリアル回線５ｂに送出する。

ＰＨＹチップ４３ｂは、高速シリアル回線５ｂを介して通信信号を受信すると、通信信号からイーサネットパケットを生成し、ＵＤＰ／ＩＰコア４２ｂに送る。ＵＤＰ／ＩＰコア４２ｂは、ＰＨＹチップ４３ｂが生成したイーサネットパケットから制御指令を取り出し、切替部５０に送る。上述したように、切替部５０は、所定のデータからチェックサム値を算出し、イーサネットパケットに含まれていたチェックサム値と比較する。切替部５０は、算出したチェックサム値と、イーサネットパケットに含まれていたチェックサム値が一致すると判別した場合、ＵＤＰ／ＩＰコア４２ｂから取得した制御指令を、システムバス４９を介して、ＤＳＰ４４に送る。後続の処理は、上述の例と同様である。

以上説明したとおり、実施の形態２に係る制御システム１は、高速シリアル回線５ａ，５ｂの一方に異常が生じた場合、高速シリアル回線５ａ，５ｂの他方を介して、制御指令の送信を行う。これにより、制御システム１の信頼性が向上する。つまり、高速シリアル回線５ａ，５ｂの一方に伝送異常が生じても制御指令の送信が途切れないことにより、制御装置２０による電力変換装置２の制御の応答性が向上する。

（実施の形態３）
指令装置１０が制御指令を送る制御装置２０の数は１つに限られず、複数でもよい。図５に示すように、実施の形態３に係る制御システム１は、１つの指令装置１０と、２つの制御装置２０ａ，２０ｂとを備える。制御装置２０ａは、指令装置１０から取得した制御指令と電力変換装置２ａが出力する各相の電流を測定するセンサ４ａから取得した各相の電流の測定値とに応じて、電力変換装置２ａのスイッチング素子を制御する。制御装置２０ｂは、指令装置１０から取得した制御指令と電力変換装置２ｂが出力する各相の電流を測定するセンサ４ｂから取得した各相の電流の測定値とに応じて、電力変換装置２ｂのスイッチング素子を制御する。

制御システム１は、指令装置１０と制御装置２０ａとを接続する高速シリアル回線５ａと、指令装置１０と制御装置２０ｂとを接続する高速シリアル回線５ｂと、を備える。さらに制御システム１は、制御装置２０ａとセンサ４ａとを接続する第１パラレル回線６ａと、第２通信部２３ａと電力変換装置２ａとを接続する第２パラレル回線７ａと、制御装置２０ｂとセンサ４ｂとを接続する第１パラレル回線６ｂと、第２通信部２３ｂと電力変換装置２ｂとを接続する第２パラレル回線７ｂと、を備える。

指令装置１０の構成および動作は、指令送信部１２が制御装置２０ａ，２０ｂのそれぞれに制御指令を送ることを除いて、実施の形態１と同様である。
制御装置２０ａ，２０ｂの構成および動作は、実施の形態１に係る制御装置２０と同様である。具体的には、制御装置２０ａは、第１通信部２１ａと、演算部２２ａと、第２通信部２３ａと、測定値取得部２４ａと、を備える。また実施の形態２に係る制御装置２０ａは、第１通信部２１ｂと、演算部２２ｂと、第２通信部２３ｂと、測定値取得部２４ｂと、を備える。

制御装置２０ａは、電力変換装置２ａに隣接して配置される。具体的には、制御装置２０ａから電力変換装置２ａへのゲート信号の伝送中に、ゲート信号に重畳するノイズの影響が十分に小さくなる程度に、制御装置２０ａは電力変換装置２ａに隣接して配置される。制御装置２０ａと電力変換装置２ａとの距離は、１メートル以下であることが好ましい。さらに好ましくは、制御装置２０ａの筐体は、電力変換装置２ａの筐体に当接して配置されればよい。この場合、電力変換装置２ａが有するスイッチング素子を導電性部材から構成されるシールド筐体に収容した上で、制御装置２０ａの筐体が電力変換装置２ａの筐体に当接して配置されることが好ましい。スイッチング素子をシールド筐体に収容することで、ゲート信号にスイッチングノイズが重畳することが抑制される。
さらに好ましくは、制御装置２０ａは、センサ４ａに隣接して配置されればよい。具体的には、センサ４ａから測定値取得部２４ａへのセンサ信号の伝送中に、センサ信号に重畳するノイズの影響が十分に小さくなる程度に、制御装置２０ａはセンサ４ａに隣接して配置されることが好ましい。

同様に、制御装置２０ｂは、電力変換装置２ｂに隣接して配置される。具体的には、制御装置２０ｂから電力変換装置２ｂへのゲート信号の伝送中に、ゲート信号に重畳するノイズの影響が十分に小さくなる程度に、制御装置２０ｂは電力変換装置２ｂに隣接して配置される。制御装置２０ｂと電力変換装置２ｂとの距離は、１メートル以下であることが好ましい。さらに好ましくは、制御装置２０ｂの筐体は、電力変換装置２ｂの筐体に当接すればよい。この場合、電力変換装置２ｂが有するスイッチング素子を導電性部材から構成されるシールド筐体に収容した上で、制御装置２０ｂの筐体が電力変換装置２ｂの筐体に当接して配置されることが好ましい。スイッチング素子をシールド筐体に収容することで、ゲート信号にスイッチングノイズが重畳することが抑制される。
さらに好ましくは、制御装置２０ｂは、センサ４ｂに隣接して配置されればよい。具体的には、センサ４ｂから測定値取得部２４ｂへのセンサ信号の伝送中に、センサ信号に重畳するノイズの影響が十分に小さくなる程度に、制御装置２０ｂはセンサ４ｂに隣接して配置されることが好ましい。

上記構成を有する制御システム１の実装例について図６から図８を用いて説明する。なお実施の形態１と異なる点を中心に説明する。
図６に示すように、指令送信部１２は、ＦＰＧＡ３４に含まれるＵＤＰ／ＩＰコア３５ａ，３５ｂと、ＰＨＹチップ３６ａ，３６ｂとで実現される。ＵＤＰ／ＩＰコア３５ａ，３５ｂはそれぞれ、ＰＨＹチップ３６ａ，３６ｂに接続されている。ＰＨＹチップ３６ａ，３６ｂはそれぞれ、高速シリアル回線５ａ，５ｂを介して、第１通信部２１ａ，２１ｂのそれぞれが有するＰＨＹチップ４３に接続されている。

図７に示すように、実施の形態１に係る制御装置２０と同様に、第１通信部２１ａは、ＦＰＧＡ４１に含まれるＵＤＰ／ＩＰコア４２と、ＰＨＹチップ４３とで実現され、演算部２２ａは、ＤＳＰ４４と、メモリ４５と、ＦＰＧＡ４１に含まれる演算回路４６とで実現される。また第２通信部２３ａは、ＦＰＧＡ４１に含まれる出力ＩＦ４７で実現される。また測定値取得部２４ａは、ＦＰＧＡ４１に含まれる入力ＩＦ４８で実現される。なおＤＳＰ４４、メモリ４５、およびＦＰＧＡ４１は、システムバス４９で互いに接続されている。システムバス４９は、シリアルバスから構成される。第１通信部２１ａを構成するＰＨＹチップ４３は、高速シリアル回線５ａを介して、指令装置１０の指令送信部１２を構成するＰＨＹチップ３６ａに接続される。

図８に示すように、実施の形態１に係る制御装置２０と同様に、第１通信部２１ｂは、ＦＰＧＡ４１に含まれるＵＤＰ／ＩＰコア４２と、ＰＨＹチップ４３とで実現され、演算部２２ｂは、ＤＳＰ４４と、メモリ４５と、ＦＰＧＡ４１に含まれる演算回路４６とで実現される。また第２通信部２３ｂは、ＦＰＧＡ４１に含まれる出力ＩＦ４７で実現される。また測定値取得部２４ｂは、ＦＰＧＡ４１に含まれる入力ＩＦ４８で実現される。なおＤＳＰ４４、メモリ４５、およびＦＰＧＡ４１は、システムバス４９で互いに接続されている。システムバス４９は、シリアルバスから構成される。第１通信部２１ｂを構成するＰＨＹチップ４３は、高速シリアル回線５ｂを介して、指令装置１０の指令送信部１２を構成するＰＨＹチップ３６ｂに接続される。

上記構成を有する制御システム１の動作について説明する。
指令生成部１１の動作は、実施の形態１と同様である。ただし、指令生成部１１を構成するＣＰＵ３１は、生成した制御指令を、システムバス３７を介して、ＦＰＧＡ３４に含まれるＵＤＰ／ＩＰコア３５ａ，３５ｂのそれぞれに送る。
指令送信部１２は、制御指令を、高速シリアル回線５ａ，５ｂのそれぞれを介して、制御装置２０ａ，２０ｂのそれぞれが有する第１通信部２１ａ，２１ｂに送る。

具体的には、ＵＤＰ／ＩＰコア３５ａは、制御指令からイーサネットパケットを生成し、ＰＨＹチップ３６ａに送る。ＰＨＹチップ３６ａは、イーサネットパケットから通信信号を生成し、通信信号を高速シリアル回線５ａに送出する。
またＵＤＰ／ＩＰコア３５ｂは、制御指令からイーサネットパケットを生成し、ＰＨＹチップ３６ｂに送る。ＰＨＹチップ３６ｂは、イーサネットパケットから通信信号を生成し、通信信号を高速シリアル回線５ｂに送出する。

制御装置２０ａの第１通信部２１ａは、指令装置１０から高速シリアル回線５ａを介して制御指令を受信すると、実施の形態１と同様に、演算部２２ａに送る。具体的には、ＰＨＹチップ４３は、高速シリアル回線５ａを介して通信信号を受信すると、通信信号からイーサネットパケットを生成し、ＵＤＰ／ＩＰコア４２に送る。ＵＤＰ／ＩＰコア４２は、ＰＨＹチップ４３が生成したイーサネットパケットから制御指令を取り出し、システムバス４９を介して、制御指令をＤＳＰ４４に送る。
制御装置２０ａの測定値取得部２４ａ、演算部２２ａ、および第２通信部２３ａの動作は、実施の形態１と同様である。実施の形態１と同様に生成されたゲート信号が電力変換装置２ａのスイッチング素子に送られ、スイッチング素子がオンまたはオフになる。

また制御装置２０ｂの第１通信部２１は、指令装置１０から高速シリアル回線５ｂを介して制御指令を受信すると、実施の形態１と同様に、演算部２２ｂに送る。具体的には、ＰＨＹチップ４３は、高速シリアル回線５ｂを介して通信信号を受信すると、通信信号からイーサネットパケットを生成し、ＵＤＰ／ＩＰコア４２に送る。ＵＤＰ／ＩＰコア４２は、ＰＨＹチップ４３が生成したイーサネットパケットから制御指令を取り出し、システムバス４９を介して、制御指令をＤＳＰ４４に送る。
制御装置２０ｂの測定値取得部２４ｂ、演算部２２ｂ、および第２通信部２３ｂの動作は、実施の形態１と同様である。実施の形態１と同様に生成されたゲート信号が電力変換装置２ｂのスイッチング素子に送られ、スイッチング素子がオンまたはオフになる。

以上説明したとおり、実施の形態３に係る制御装置２０ａ，２０ｂはそれぞれ、電力変換装置２ａ，２ｂに隣接して配置される。これにより、第２パラレル回線７ａ，７ｂが短くなり、配線長による信号の遅延が生じないため、制御装置２０ａ，２０ｂによる電力変換装置２ａ，２ｂの制御の応答性が向上する。また、ゲート信号の伝送中にゲート信号に重畳するノイズの影響を低減することが可能となる。

さらに制御装置２０ａ，２０ｂがそれぞれ、センサ４ａ，４ｂに隣接して配置される場合、制御装置２０ａ，２０ｂのそれぞれとセンサ４ａ，４ｂとを接続する配線が短くなり、配線長による信号の遅延が生じないため、制御装置２０ａ，２０ｂによる電力変換装置２ａ，２ｂの制御の応答性が向上する。また、制御装置２０ａ，２０ｂのそれぞれとセンサ４ａ，４ｂとを接続する配線が短くなることにより、センサ４ａ，４ｂが出力するセンサ信号に重畳するノイズの影響を低減することが可能となる。

また指令装置１０と制御装置２０ａ，２０ｂのそれぞれとを高速シリアル回線５ａ，５ｂで接続するため、指令装置１０と制御装置２０ａ，２０ｂのそれぞれとがパラレル回線で接続される場合よりも、配線が少なくなり、配線作業の工数を低減することが可能となる。高速シリアル回線５ａ，５ｂが、例えば、IEEE802.3uの規格に準拠した伝送線から構成される場合、信号の遅延を生じさせることなく、高速シリアル回線５ａ，５ｂを介して長距離、例えば、１００ｍの伝送が可能となる。このため、制御装置２０ａ，２０ｂから遠く離隔した位置に指令装置１０を配置することが可能となるため、制御装置２０ａ，２０ｂの位置に対して指令装置１０の配置位置の自由度が高くなる。

また指令送信部１２がＦＰＧＡ３４に含まれるＵＤＰ／ＩＰコア３５ａ，３５ｂとＰＨＹチップ３６ａ，３６ｂとで実現されるため、ＵＤＰ／ＩＰコア３５ａ，３５ｂのそれぞれの処理をＣＰＵ３１で行う場合よりも、指令送信部１２の処理速度を速くすることが可能となる。同様に、制御装置２０ａ，２０ｂのそれぞれの第１通信部２１は、ＦＰＧＡ４１に含まれるＵＤＰ／ＩＰコア４２と、ＰＨＹチップ４３とで実現されるため、ＵＤＰ／ＩＰコア４２の処理をＤＳＰ４４で行う場合よりも、第１通信部２１の処理速度を速くすることが可能となる。

（実施の形態４）
実施の形態３に係る制御システム１において、制御装置２０ａ，２０ｂは互いに、電力変換装置２ａ，２ｂの故障の有無を通知してもよい。図９に示す実施の形態４に係る制御装置２０ａは、実施の形態３に係る制御装置２０ａの構成に加えて、電力変換装置２ａの故障の有無を判別する故障判別部２５ａをさらに備える。また制御装置２０ｂは、実施の形態３に係る制御装置２０ｂの構成に加えて、電力変換装置２ｂの故障の有無を判別する故障判別部２５ｂをさらに備える。制御システム１は、実施の形態３に係る制御システム１の構成に加えて、制御装置２０ａ，２０ｂを接続する高速シリアル回線８をさらに備える。好ましくは、高速シリアル回線８は、イーサネット規格に準拠した伝送線であって、シリアル通信を可能とする伝送線であればよい。

指令装置１０の構成および動作は、実施の形態３と同様である。
制御装置２０ａ，２０ｂの構成について、実施の形態３と異なる点を中心に説明する。第１通信部２１ａは、高速シリアル回線５ａを介して、指令装置１０から制御指令を受信すると、制御指令を演算部２２ａに送る。また第１通信部２１ａは後述の故障判別部２５ａの判別結果を、制御装置２０ｂの第１通信部２１ｂに送信する。さらに第１通信部２１ａは、制御装置２０ｂの故障判別部２５ｂの判別結果を、第１通信部２１ｂから受信する。

演算部２２ａは、制御指令と電流の測定値と故障判別部２５ａ，２５ｂの判別結果とに応じて、ゲート信号を生成する。
具体的には、電力変換装置２ａ，２ｂのいずれの故障も生じていない間は、演算部２２ａは、実施の形態１−３と同様に、ゲート信号を生成する。また故障判別部２５ａの判別結果が、電力変換装置２ａの故障が生じていることを示している場合、演算部２２ａは、電力変換装置２ａを停止させるゲート信号を生成する。さらに故障判別部２５ａの判別結果が、電力変換装置２ａの故障が生じていないことを示していて、かつ、故障判別部２５ｂの判別結果が、電力変換装置２ｂの故障が生じていることを示している場合、演算部２２ａは、電力変換装置２ａの出力を増大させるゲート信号を生成する。

故障判別部２５ａは、電力変換装置２ａが出力する各相の電流の測定値を測定値取得部２４ａから取得し、各相の電流の測定値に応じて、電力変換装置２ａの故障が生じているか否かを判別する。具体的には、故障判別部２５ａは、各相の電流の測定値の振幅が閾値以上であるか否かを判別する。各相の電流の測定値の振幅が閾値以上である場合、電力変換装置２ａの故障が生じているとみなすことができる。なお閾値は、電力変換装置２ａが出力する各相の電流の振幅が取り得る値より大きい値に設定される。

第１通信部２１ｂは、高速シリアル回線５ｂを介して、指令装置１０から制御指令を受信すると、制御指令を演算部２２ｂに送る。また第１通信部２１ｂは後述の故障判別部２５ｂの判別結果を、制御装置２０ａの第１通信部２１ａに送信する。さらに第１通信部２１ｂは、制御装置２０ａの故障判別部２５ａの判別結果を、第１通信部２１ａから受信する。

演算部２２ｂは、制御指令と電流の測定値と故障判別部２５ａ，２５ｂの判別結果とに応じて、ゲート信号を生成する。
具体的には、電力変換装置２ａ，２ｂのいずれの故障も生じていない間は、演算部２２ａ，２２ｂはそれぞれ、実施の形態１−３と同様に、ゲート信号を生成する。また故障判別部２５ｂの判別結果が、電力変換装置２ｂの故障が生じていることを示している場合、演算部２２ｂは、電力変換装置２ｂを停止させるゲート信号を生成する。さらに故障判別部２５ｂの判別結果が、電力変換装置２ｂの故障が生じていないことを示していて、かつ、故障判別部２５ａの判別結果が、電力変換装置２ａの故障が生じていることを示している場合、演算部２２ｂは、電力変換装置２ｂの出力を増大させるゲート信号を生成する。

故障判別部２５ｂは、電力変換装置２ｂが出力する各相の電流の測定値を測定値取得部２４ｂから取得し、各相の電流の測定値に応じて、電力変換装置２ｂの故障が生じているか否かを判別する。具体的には、故障判別部２５ｂは、各相の電流の測定値の振幅が閾値以上であるか否かを判別する。各相の電流の測定値の振幅が閾値以上である場合、電力変換装置２ｂの故障が生じているとみなすことができる。なお閾値は、電力変換装置２ｂが出力する各相の電流の振幅が取り得る値より大きい値に設定される。

上記構成を有する制御システム１の実装例について図１０および図１１を用いて説明する。なお指令装置１０の実装例は実施の形態３と同様である。実施の形態３と異なる制御装置２０ａ，２０ｂの実装例について説明する。
図１０に示すように、制御装置２０ａの第１通信部２１ａは、ＦＰＧＡ４１に含まれるＵＤＰ／ＩＰコア４２ａ，４２ｃと、ＰＨＹチップ４３ａ，４３ｃとで実現される。ＵＤＰ／ＩＰコア４２ａ，４２ｃはそれぞれ、ＰＨＹチップ４３ａ，４３ｃに接続されている。また故障判別部２５ａは、ＦＰＧＡ４１に含まれる故障判別回路５１で実現される。

図１１に示すように、制御装置２０ｂの第１通信部２１ｂは、ＦＰＧＡ４１に含まれるＵＤＰ／ＩＰコア４２ｂ，４２ｃと、ＰＨＹチップ４３ｂ，４３ｃとで実現される。ＵＤＰ／ＩＰコア４２ｂ，４２ｃはそれぞれ、ＰＨＹチップ４３ｂ，４３ｃに接続されている。また故障判別部２５ｂは、ＦＰＧＡ４１に含まれる故障判別回路５１で実現される。

上記構成を有する制御システム１の動作について説明する。指令装置１０の動作は、実施の形態３と同様である。また制御装置２０ａ，２０ｂの動作は同じであるため、制御装置２０ａの動作について詳細に説明する。
第１通信部２１ａは、指令装置１０から制御指令を受信すると、実施の形態１−３と同様に、演算部２２ａに送る。
また第１通信部２１ａは、故障判別部２５ａから判別結果を取得すると、高速シリアル回線８を介してシリアル伝送を行って、判別結果を第１通信部２１ｂに送る。具体的には、ＵＤＰ／ＩＰコア４２ｃは、判別結果を含むイーサネットパケットを生成し、ＰＨＹチップ４３ｃに送る。ＰＨＹチップ４３ｃは、判別結果を含むイーサネットパケットから通信信号を生成し、通信信号を高速シリアル回線８に送出する。

また第１通信部２１ａは、第１通信部２１ｂから、故障判別部２５ｂの判別結果を受信する。具体的には、ＰＨＹチップ４３ｃは、高速シリアル回線８を介して通信信号を受信すると、通信信号からイーサネットパケットを生成し、ＵＤＰ／ＩＰコア４２ｃに送る。ＵＤＰ／ＩＰコア４２ｃは、ＰＨＹチップ４３ｃが生成したイーサネットパケットから判別結果を取り出し、システムバス４９を介して、判別結果をＤＳＰ４４に送る。

測定値取得部２４ａの動作は、実施の形態１−３と同様である。ただし、測定値取得部２４ａは、センサ信号が示す電力変換装置２ａが出力する各相の電流の測定値を、演算部２２ａおよび故障判別部２５ａに送る。

故障判別部２５ａは、各相の電流の測定値の振幅が閾値以上であるか否かを判別する。なお電流の測定値の振幅が閾値以上である場合、電力変換装置２ａの故障が生じているとみなすことができる。そして、故障判別部２５ａは、判別結果を演算部２２ａおよび第１通信部２１ａに送信する。

具体的には、故障判別回路５１は、電力変換装置２ａが出力する各相の電流の測定値を入力ＩＦ４８から取得する。そして、故障判別回路５１は、各相の電流の測定値の振幅が閾値以上であるか否かを判別し、判別結果を、システムバス４９を介して、ＤＳＰ４４に送る。また故障判別回路５１は、判別結果をＵＤＰ／ＩＰコア４２ｃに送る。

故障判別部２５ａから取得した判別結果が、電力変換装置２ａが故障していないことを示していて、かつ、第１通信部２１ａが第１通信部２１ｂから取得した判別結果が、電力変換装置２ｂが故障していないことを示している間は、演算部２２ａは、実施の形態１−３と同様に、ゲート信号を生成する。

また故障判別部２５ａから取得した判別結果が、電力変換装置２ａの故障が生じていることを示す場合、演算部２２ａは、電力変換装置２ａを停止させるゲート信号を生成する。具体的には、故障判別回路５１から取得した判別結果が、電力変換装置２ａの故障が生じていることを示す場合、ＤＳＰ４４は、Ｕ相、Ｖ相、Ｗ相のそれぞれの電圧指令が徐々に減少するように、Ｕ相、Ｖ相、Ｗ相のそれぞれの電圧指令を算出する。そして、ＤＳＰ４４は、算出した電圧指令を、システムバス４９を介して、演算回路４６に送る。演算回路４６は、実施の形態１−３と同様に、ゲート信号を生成し、出力ＩＦ４７に送る。

また故障判別部２５ａから取得した判別結果が、電力変換装置２ａの故障が生じていないことを示していて、かつ、第１通信部２１ａが第１通信部２１ｂから取得した判別結果が、電力変換装置２ｂが故障していることを示している場合、演算部２２ａは、電力変換装置２ａの出力を増大させるゲート信号を生成する。具体的には、制御指令が、力行指令に応じた目標値を出力するように電力変換装置２の稼動を指示する場合、ＤＳＰ４４は、運転指令に応じて磁束電流指令Ｉｄ＊とトルク電流指令Ｉｑ＊とを生成する。そして、故障判別回路５１から取得した判別結果が、電力変換装置２ａの故障が生じていないことを示し、かつ、ＵＤＰ／ＩＰコア４２ｃから取得した判別結果が、電力変換装置２ｂの故障が生じていることを示す場合、ＤＳＰ４４は、電力変換装置２ａの出力電力を大きくするように、磁束電流指令Ｉｄ＊とトルク電流指令Ｉｑ＊とを調節する。そして、ＤＳＰ４４は、励磁電流Ｉｄを調節した磁束電流指令Ｉｄ＊に近づけ、トルク電流Ｉｑを調節したトルク電流指令Ｉｑ＊に近づけるように、電圧指令Ｖｄ＊，Ｖｑ＊を算出する。ＤＳＰ４４は、算出した電圧指令Ｖｄ＊，Ｖｑ＊を、システムバス４９を介して、演算回路４６に送る。演算回路４６は、実施の形態１−３と同様に、ゲート信号を生成し、出力ＩＦ４７に送る。

以上説明したとおり、実施の形態４に係る制御システム１によれば、制御装置２０ａの第１通信部２１ａと制御装置２０ｂの第１通信部２１ｂとは、判別結果を互いに送受信する。このため、電力変換装置２ａ，２ｂの一方の故障が生じた場合、電力変換装置２ａ，２ｂの他方の出力を増大することが可能となる。これにより、電力変換装置２ａ，２ｂが搭載されている鉄道車両の推進力が低減することを抑制することが可能となる。

また制御装置２０ａ，２０ｂを高速シリアル回線８で接続するため、制御装置２０ａ，２０ｂがパラレル回線で接続される場合よりも、配線が少なくなり、配線作業の工数を低減することが可能となる。高速シリアル回線８が、例えば、IEEE802.3uの規格に準拠した伝送線から構成される場合、高速シリアル回線８を介して長距離、例えば、１００ｍの伝送が可能となる。このため、制御装置２０ａから遠く離隔した位置に制御装置２０ｂを配置することが可能となるため、制御装置２０ａの位置に対して制御装置２０ｂの配置位置の自由度が高くなる。

本発明は、上述の実施の形態の例に限られない。上述の実施の形態の内、複数の実施の形態を任意に組み合わすことが可能である。一例として、実施の形態３に係る制御システム１が有する高速シリアル回線５ａ，５ｂをそれぞれ二重化してもよい。

制御システム１の回路構成は、上述の例に限られない。一例として、ＣＰＵ３１の処理をＤＳＰで実現してもよい。また他の一例として、ＤＳＰ４４が行うＵ相、Ｖ相、Ｗ相のそれぞれの電圧指令の生成を、演算回路４６で行ってもよい。

電力変換装置２，２ａ，２ｂに電力を供給する電源は任意である。一例として、電源は、内燃機関に駆動されることで発電する発電機、鉄道車両に搭載された蓄電装置等を含む。

電力変換装置２，２ａ，２ｂは、ＶＶＶＦコンバータに限られず、スイッチング素子を有する電力変換装置であれば、任意である。一例として、電力変換装置２，２ａ，２ｂは、静止形インバータ、コンバータ等から構成されてもよい。また電力変換装置２，２ａ，２ｂが電力を供給する負荷は、電動機３，３ａ，３ｂに限られず、電力によって稼動する機器であれば、任意である。一例として、電力変換装置２，２ａ，２ｂは、エアコン、照明機器等の車載機器に電力を供給してもよい。

また電力変換装置２ａ，２ｂは互いに独立した負荷に電力を供給してもよいし、電力変換装置２ａが電力変換装置２ｂに電力を供給し、電力変換装置２ｂが電力変換装置２ａから供給された電力を、例えば三相交流電力に変換し、電動機３ｂに供給してもよい。一例として、電力変換装置２ａをコンバータで構成し、電力変換装置２ｂをインバータで構成してもよい。この場合、実施の形態４に係る制御システム１において、電力変換装置２ｂの故障が生じた場合に、制御装置２０ａは、電力変換装置２ａを停止してもよい。同様に、電力変換装置２ａの故障が生じた場合に、制御装置２０ｂは、電力変換装置２ｂを停止してもよい。具体的には、第１通信部２１ａが取得した故障判別部２５ｂの判別結果が、電力変換装置２ｂの故障が生じていることを示す場合に、演算部２２ａは、電力変換装置２ａを停止させるゲート信号を生成すればよい。同様に、第１通信部２１ｂが取得した故障判別部２５ａの判別結果が、電力変換装置２ａの故障が生じていることを示す場合に、演算部２２ｂは、電力変換装置２ｂを停止させるゲート信号を生成すればよい。

制御装置２０ａ，２０ｂは、パラレル回線で接続されてもよい。
センサ４，４ａ，４ｂは、電力変換装置２，２ａ，２ｂが出力する各相の電流に限られず、電力変換装置２，２ａ，２ｂが出力する直流電流、電力変換装置２，２ａ，２ｂの出力端子間の電圧、各相の電圧等を測定してもよい。

故障判別部２５ａ，２５ｂの判別方法は、上述の例に限られず、電力変換装置２ａ，２ｂの故障が生じたことを検知できる方法であれば、任意である。一例として、故障判別部２５ａは、電力変換装置２ａが出力する各相の電圧の測定値の振幅が閾値電圧以上であるか否かを判別してもよい。この場合、各相の電圧の測定値の振幅が閾値電圧以上である場合、電力変換装置２ａの故障が生じているとみなすことができる。

制御装置２０，２０ａ，２０ｂの制御対象は、電力変換装置２，２ａ，２ｂに限られず、鉄道車両に搭載される電子機器であれば、任意である。一例として、制御装置２０，２０ａ，２０ｂは、推進制御装置、電源装置等を制御してもよい。

上述の実施の形態では、指令装置１０が１つのＣＰＵ３１を備える構成を示したが、複数のＣＰＵ３１が連携して上述の機能を実行してもよい。同様に、複数のＤＳＰ４４が連携して上述の機能を実行してもよい。また指令装置１０は複数のメモリ３２を備えてもよいし、制御装置２０，２０ａ，２０ｂはそれぞれ、複数のメモリ４５を備えてもよい。その他、上記のハードウェア構成は一例であり、任意に変更および修正が可能である。

制御システム１は、専用のシステムによらず、通常のコンピュータシステムを用いて実現可能である。たとえば、上述の動作を実行するためのコンピュータプログラムを、コンピュータが読み取り可能な記録媒体（フレキシブルディスク、ＣＤ−ＲＯＭ（Compact Disc Read-Only Memory）、ＤＶＤ−ＲＯＭ（Digital Versatile Disc Read-Only Memory）など）に格納して配布し、上記コンピュータプログラムをコンピュータにインストールすることにより、上述の処理を実行する制御システム１を構成してもよい。また、通信ネットワーク上のサーバ装置が有する記憶装置に上記コンピュータプログラムを格納しておき、通常のコンピュータシステムがダウンロードすることで制御システム１を構成してもよい。

また、制御システム１の機能を、ＯＳ（Operating System）とアプリケーションプログラムの分担、またはＯＳとアプリケーションプログラムとの協働により実現する場合などには、アプリケーションプログラム部分のみを記録媒体や記憶装置に格納してもよい。

また、搬送波にコンピュータプログラムを重畳し、通信ネットワークを介して配信することも可能である。たとえば、通信ネットワーク上の掲示板（BBS：Bulletin Board System）に上記コンピュータプログラムを掲示し、通信ネットワークを介して上記コンピュータプログラムを配信してもよい。そして、このコンピュータプログラムを起動し、ＯＳの制御下で、他のアプリケーションプログラムと同様に実行することにより、上述の処理を実行してもよい。

本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施の形態及び変形が可能とされるものである。また、上述した実施の形態は、この発明を説明するためのものであり、本発明の範囲を限定するものではない。すなわち、本発明の範囲は、実施の形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、この発明の範囲内とみなされる。

１ 制御システム、２，２ａ，２ｂ 電力変換装置、３，３ａ，３ｂ 電動機、４，４ａ，４ｂ センサ、５，５ａ，５ｂ，８ 高速シリアル回線、６，６ａ，６ｂ 第１パラレル回線、７，７ａ，７ｂ 第２パラレル回線、１０ 指令装置、１１ 指令生成部、１２ 指令送信部、２０，２０ａ，２０ｂ 制御装置、２１，２１ａ，２１ｂ 第１通信部、２２，２２ａ，２２ｂ 演算部、２３，２３ａ，２３ｂ 第２通信部、２４，２４ａ，２４ｂ 測定値取得部、２５ａ，２５ｂ 故障判別部、３１ ＣＰＵ、３２，４５ メモリ、３３，４８ 入力ＩＦ、３４，４１ ＦＰＧＡ、３５，３５ａ，３５ｂ，４２，４２ａ，４２ｂ，４２ｃ ＵＤＰ／ＩＰコア、３６，３６ａ，３６ｂ，４３，４３ａ，４３ｂ，４３ｃ ＰＨＹチップ、３７，４９ システムバス、３８，５０ 切替部、４４ ＤＳＰ、４６ 演算回路、４７ 出力ＩＦ、５１ 故障判別回路。

上記目的を達成するために、本発明の制御装置は、制御指令に応じて電力変換装置を制御する制御装置であって、第１通信部と、演算部と、第２通信部と、故障判別部と、を備える。第１通信部は、電力変換装置の運転または停止の指示を含む制御指令を受信する。演算部は、第１通信部が受信した制御指令に応じて、電力変換装置を制御する信号を生成する。第２通信部は、信号を電力変換装置に送信する。故障判別部は、制御する電力変換装置の故障が生じているか否かを判別する。制御装置は、電力変換装置に隣接して配置される。第１通信部は、故障判別部の判別結果を他の制御装置に送信し、他の制御装置から他の制御装置が制御する電力変換装置の故障が生じているか否かの判別結果を受信する。

Claims (11)

1. 電力変換装置の運転または停止の指示を含む制御指令を受信する第１通信部と、
   前記第１通信部が受信した前記制御指令に応じて、前記電力変換装置を制御する信号を生成する演算部と、
   前記信号を前記電力変換装置に送信する第２通信部と、
   を備え、
   前記電力変換装置に隣接して配置される、
   制御装置。
2. 前記電力変換装置の出力端子から出力される電流を測定するセンサから前記電流の測定値を取得する測定値取得部をさらに備え、
   前記演算部は、前記第１通信部が受信した前記制御指令と前記測定値取得部が取得した前記電流の測定値とに応じて、前記信号を生成する、
   請求項１に記載の制御装置。
3. 前記測定値取得部と前記センサとは、第１パラレル回線を介して接続される、
   請求項２に記載の制御装置。
4. 前記第１通信部には高速シリアル回線が接続され、
   前記第１通信部は、前記高速シリアル回線を介して、前記制御指令を受信する、
   請求項１から３のいずれか１項に記載の制御装置。
5. 前記第１通信部には、複数の前記高速シリアル回線が接続され、
   前記第１通信部は、前記複数の高速シリアル回線のいずれかを用いて前記制御指令を受信し、
   前記制御指令の受信に用いた前記高速シリアル回線の故障が生じているか否かを判別する判別部をさらに備え、
   前記判別部で前記制御指令の受信に用いた前記高速シリアル回線の故障が生じていると判別された場合、前記第１通信部は、前記複数の高速シリアル回線の内、他の高速シリアル回線を用いて制御指令を受信する、
   請求項４に記載の制御装置。
6. 前記第２通信部と前記電力変換装置とは第２パラレル回線によって接続され、
   前記第２通信部は、前記第２パラレル回線を介して、前記信号を前記電力変換装置に送信する、
   請求項１から５のいずれか１項に記載の制御装置。
7. 前記第１通信部は、イーサネット規格のＭＡＣ（Media Access Control：媒体アクセス制御）層、ＩＰ（Internet Protocol：インターネットプロトコル）層およびＵＤＰ（User Datagram Protocol：ユーザデータグラムプロトコル）層の通信を行うＵＤＰ／ＩＰコアと、物理層の通信を行うＰＨＹ（Physical layer：物理層）チップと、を有し、
   ＵＤＰ／ＩＰコアは、ＦＰＧＡ（Field Programmable Gate Array）に実装される、
   請求項１から６のいずれか１項に記載の制御装置。
8. 請求項１から７のいずれか１項に記載の制御装置と、
   前記制御指令を生成し、前記制御装置に前記制御指令を送信する指令装置と、
   を備える制御システム。
9. 前記制御装置と、前記指令装置とを接続する高速シリアル回線をさらに備える、
   請求項８に記載の制御システム。
10. 複数の前記制御装置と、
    それぞれが対応する前記制御装置と、前記指令装置とを接続する互いに独立した複数の前記高速シリアル回線と、
    を備える請求項８または９に記載の制御システム。
11. 前記複数の制御装置はそれぞれ、前記制御装置が前記信号を送信する前記電力変換装置の故障が生じているか否かを判別する故障判別部をさらに備え、
    前記複数の制御装置の前記第１通信部は、前記故障判別部の判別結果を互いに送受信する、
    請求項１０に記載の制御システム。

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