JPWO2020012691A1 - 容量素子 - Google Patents

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Abstract

容量素子（１０１）は、基板（１）と、基板（１）に形成された下部電極（１０）と、下部電極（１０）に対向配置された複数の第１上部電極（４１Ａ，４１Ｂ）と、下部電極（１０）に対向配置された第２上部電極（４２Ａ，４２Ｂ）と、下部電極（１０）と第１上部電極（４１Ａ，４１Ｂ）との間、及び下部電極（１０）と第２上部電極（４２Ａ，４２Ｂ）との間に配置された誘電体層と、第１上部電極（４１Ａ，４１Ｂ）を互いに接続する第１配線導体（６１）と、第２上部電極（４２Ａ，４２Ｂ）を互いに接続する第２配線導体（６２）と、を備える。そして、下部電極（１０）に沿った面方向でＸ軸方向に、第１上部電極（４１Ａ，４１Ｂ）と第２上部電極（４２Ａ，４２Ｂ）とは隣接し、かつ下部電極（１０）に沿った面方向でＹ軸方向に、第１上部電極（４１Ａ，４１Ｂ）と第２上部電極（４２Ａ，４２Ｂ）とは隣接する。

Description

本発明は、電子機器に組み込まれる容量素子に関し、特に低ESR（等価直列抵抗）に適した容量素子に関する。
誘電体層及びそれを挟む電極が薄膜プロセスで形成された薄膜容量素子は、一般に、小型でESL（等価直列インダクタンス）が低い特性が活かされ、例えば高周波回路におけるフィルタや整合回路に用いられる。
従来の薄膜容量素子は、例えば特許文献１、特許文献２に示されるように、ペロブスカイト型酸化物誘電体材料で構成される高誘電率の誘電体層を上部電極と下部電極とで挟み込むMIM（metal-insulator-metal）構造を備える。
ペロブスカイト型酸化物誘電体材料による誘電体膜は酸化性雰囲気中で高温で処理されるので、下部電極には耐酸化性に優れるPt（白金）薄膜が用いられる。
特許文献１に示される容量素子は、下部共通電極と、下部共通電極に対向配置された第１上部電極及び第２上部電極を備え、第１上部電極及び第２上部電極は、対向する辺同士の対向長さを長くするために、相互に噛み合うような形状を有する。
特許文献２に示される容量素子は、基板上に複数の下部電極を左右方向へ間隔を隔てて配置するとともに、複数の下部電極のうち少なくとも１つの下部電極の上に、左右方向へ間隔を隔てて２つの誘電体層を設け、更に２つの誘電体層上のそれぞれに上部電極層を設けるとともに、２つの上部電極層を左右方向へ間隔を隔てて配置することにより、誘電体層を下部電極層と上部電極層とで挟んでなる２つの容量発生部を構成し、２つの上部電極層のそれぞれに独立して引出し電極層が設けられたものである。
特許第４７３８１８２号公報 特許第４５３５８１７号公報
薄膜容量素子は、体積あたりに得られる容量が大きいので、小型で高容量のコンデンサ素子として用いることができる。しかし、例えばフィルタ回路のＱ値や挿入損失の特性には薄膜容量素子のESR（等価直列抵抗）が大きな因子となる。薄膜容量素子は、上述のとおり、上部電極及び下部電極にPt薄膜を用いるので、これら電極の導電率の低さによって低ESR性が得られない。
図１９（Ａ）は特許文献２に示される容量素子の概略構造の平面図であり、図１９（Ｂ）は特許文献２に示される容量素子の概略構造の断面図である。
また、図２０は、特許文献２に示される構造の容量素子の各電極に流れる電流の配向の例を示す図である。
図１９（Ａ）、図１９（Ｂ）に示す従来構造の容量素子は、基板上に複数の下部電極１０を左右方向へ間隔を隔てて配置するとともに、各下部電極１０の上に、左右方向へ間隔を隔てて２つの誘電体層及び上部電極４１，４２を設けるとともに、２つの上部電極４１，４２を左右方向へ間隔を隔てて配置し、２つの上部電極４１，４２のそれぞれに独立して引出し電極６０が設けられたものである。
図２０において実線の矢印は実電流の経路、破線の矢印は変位電流の経路をそれぞれ表す。図２０に表れているように、平面視で、第１上部電極４１と第２上部電極４２とが近接して対向する長辺間を流れる電流の経路ＰＳは下部電極上で最短となる。しかし、第１上部電極４１と第２上部電極４２の、対向しない長辺間の周辺を通過する電流の経路ＰＬは最長となる。つまり、電流経路の長さが不均一となって、電流密度の分布に偏りが生じる。言い換えると、下部電極の面積が有効利用されず、電流経路の短い箇所に電流が集中して、その箇所での抵抗損失が相対的に大きい。
電流経路ＰＳ，ＰＬを構成する下部電極１０はシート抵抗の高い材料であるので、電流密度が不均一であると、下部電極１０に起因するESR（等価直列抵抗）が充分に小さくできない。さらに、近接して対向する長辺間を流れる電流の経路ＰＳの電流密度が高くなるので、高周波電流の通電時に下部電極で発熱しやすい、という問題もある。
そこで、本発明の目的は、電極の形状及び配置に工夫を加えて、ESRを効果的に低減した容量素子を提供することにある。
本発明の容量素子は、
基板と、
前記基板に形成された下部電極と、
前記下部電極に対向配置された複数の第１上部電極と、
前記下部電極に対向配置された複数の第２上部電極と、
前記下部電極と前記複数の第１上部電極との間、及び前記下部電極と前記複数の第２上部電極との間に配置された誘電体層と、
前記複数の第１上部電極を互いに接続する第１配線導体と、
前記複数の第２上部電極を互いに接続する第２配線導体と、
を備え、
前記複数の第１上部電極及び前記複数の第２上部電極は、前記下部電極に沿った面方向で第１軸方向に、前記第１上部電極と前記第２電極とが隣接し、かつ前記下部電極に沿った面方向で第２軸方向に、前記第１上部電極と前記第２電極とが隣接状態に配置されたことを特徴とする。
上記構成により、第１上部電極からこの第１上部電極に隣接する複数の第２上部電極までのそれぞれの電流経路の経路長が等しくなるか又は近似するので、下部電極に流れる電流の密度分布が均一化される。これにより、低ESRの容量素子が得られる。
本発明によれば、下部電極に流れる電流の密度分布が均一化され、電流集中が緩和されるので、ESRが効果的に低減された容量素子が得られる。
図１は第１の実施形態に係る容量素子１０１の主要部の平面図である。 図２（Ａ）は図１におけるＹ１−Ｙ１部分の断面図であり、図２（Ｂ）は図１におけるＹ２−Ｙ２部分の断面図である。図２（Ｃ）は図１におけるＸ１−Ｘ１部分の断面図であり、図２（Ｄ）は図１におけるＸ２−Ｘ２部分の断面図である。 図３（Ａ）は、容量素子１０１が備える容量形成部の接続関係を示す回路図であり、図３（Ｂ）は下部電極１０の抵抗成分を抵抗素子で表現した等価的回路図である。 図４（Ａ）、図４（Ｂ）は、下部電極を他の回路部へ接続する構造である場合の回路図である。 図５は、第１の実施形態の容量素子１０１と従来構造の容量素子とのＱ値の周波数特性を示す図である。 図６は第２の実施形態に係る可変容量素子１０２の主要部の断面図である。 図７（Ａ）、図７（Ｂ）、図７（Ｃ）、図７（Ｄ）は、可変容量素子１０２の製造工程の各段階での断面図である。 図８（Ａ）、図８（Ｂ）、図８（Ｃ）、図８（Ｄ）は、可変容量素子１０２の製造工程の各段階での断面図である。 図９（Ａ）、図９（Ｂ）、図９（Ｃ）、図９（Ｄ）は、可変容量素子１０２の製造工程の各段階での断面図である。 図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）、図１０（Ｄ）は、可変容量素子１０２の製造工程の各段階での断面図である。 図１１（Ａ）は第２の実施形態の可変容量素子１０２の回路図である。図１１（Ｂ）は、バイアス電圧を生成する抵抗分圧回路を備える可変容量素子２０２の回路図である。 図１２は第２の実施形態の可変容量素子２０２を備える通信回路の一例を示す図である。 図１３は第３の実施形態に係る可変容量素子１０３の平面図である。 図１４は可変容量素子１０３の回路図である。 図１５（Ａ）は下部電極１０の平面図であり、図１５（Ｂ）は上部電極４１Ａ，４１Ｂ，４２Ａ，４２Ｂの平面図であり、図１５（Ｃ）は耐湿保護膜ＰＣ１及び有機保護膜ＰＣ２の平面図であり、図１５（Ｄ）は第１配線導体６１及び第２配線導体６２の平面図である。 図１６（Ａ）は層間絶縁膜ＳＲ１の平面図であり、図１６（Ｂ）は抵抗素子９の平面図であり、図１６（Ｃ）は層間絶縁膜ＳＲ２の平面図であり、図１６（Ｄ）は配線導体膜ＷＦ３の平面図である。 図１７（Ａ）は、外部接続電極Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４の位置に形成されるAu/Niめっき膜の平面図であり、図１７（Ｂ）はソルダーレジスト膜ＳＲ３の平面図である。 図１８は第４の実施形態に係る容量素子１０４の主要部の平面図である。 図１９（Ａ）は特許文献２に示される容量素子の概略構造の平面図であり、図１９（Ｂ）は特許文献２に示される容量素子の概略構造の断面図である。 図２０は、特許文献２に示される構造の容量素子の各電極に流れる電流の配向の例を示す図である。
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付す。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点について説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
《第１の実施形態》
図１は第１の実施形態に係る容量素子１０１の主要部の平面図である。図２（Ａ）は図１におけるＹ１−Ｙ１部分の断面図であり、図２（Ｂ）は図１におけるＹ２−Ｙ２部分の断面図である。図２（Ｃ）は図１におけるＸ１−Ｘ１部分の断面図であり、図２（Ｄ）は図１におけるＸ２−Ｘ２部分の断面図である。ただし、図２（Ａ）〜図２（Ｄ）では、容量形成部の範囲について示している。
容量素子１０１は、基板１と、この基板１に形成された導体、誘電体、絶縁体等で構成される。基板１はＸ−Ｙ直交座標系においてＸ軸方向及びＹ軸方向に拡がる面を有する。基板１の面には下部電極１０が形成されている。下部電極１０上には誘電体層３０が形成されている。誘電体層３０の上面には二つの第１上部電極４１Ａ，４１Ｂ及び二つの第２上部電極４２Ａ，４２Ｂが形成されている。
下部電極１０に沿った面方向で、第１上部電極４１Ａと第２上部電極４２ＡとはＸ軸方向に隣接し、同様に、第１上部電極４１Ｂと第２上部電極４２ＢとはＸ軸方向に隣接する。また、下部電極１０に沿った面方向で、第１上部電極４１Ａと第２上部電極４２ＢとはＹ軸方向に隣接し、同様に、第１上部電極４１Ｂと第２上部電極４２ＡとはＹ軸方向に隣接する。本実施形態において、Ｘ軸方向は本発明における「第１軸方向」に相当し、Ｙ軸方向は本発明における「第２軸方向」に相当する。
第１上部電極４１Ａ，４１Ｂ及び第２上部電極４２Ａ，４２Ｂは、それぞれのＸ軸方向の幅とＹ軸方向の幅が実質的に等しい。本実施形態では、角部に丸みを有する概略正方形である。また、第１上部電極４１Ａ，４１Ｂと第２上部電極４２Ａ，４２Ｂとの間隔はＸ軸方向とＹ軸方向とで実質的に等しい。
基板１には、第１配線導体６１、第２配線導体６２、第１外部電極７１、及び第２外部電極７２が更に形成されている。第１配線導体６１、第２配線導体６２の形成層と、上部電極４１Ａ，４１Ｂ，４２Ａ，４２Ｂの形成層とは異なる。また、第１配線導体６１、第２配線導体６２の形成層と、第１外部電極７１、第２外部電極７２の形成層とは異なる。
二つの第１上部電極４１Ａ，４１Ｂは第１配線導体６１を介して互いに電気的に接続されている。また、二つの第２上部電極４２Ａ，４２Ｂは第２配線導体６２を介して互いに電気的に接続されている。そして、第１配線導体６１は第１外部電極７１に接続されていて、第２配線導体６２は第２外部電極７２に接続されている。下部電極１０はPt膜又はPtを主成分とする金属膜であるのに対し、第１配線導体６１及び第２配線導体６２はTi/Cu/Ti膜など、Cu層を主層とする金属膜やAl膜等の金属膜である。つまり、第１配線導体６１及び第２配線導体６２は下部電極１０よりもシート抵抗が低い。そのため、第１配線導体６１及び第２配線導体６２が下部電極１０のように縦横に広がっていなくても、線路抵抗は小さく、第１上部電極同士の並列接続部、及び第２上部電極同士の並列接続部でのESRの実質的な増加は無い。
図２（Ａ）〜図２（Ｄ）に示すように、下部電極１０、第１上部電極４１Ａ、及び誘電体層３０によって容量形成部Ｃ１１が形成されていて、下部電極１０、第１上部電極４１Ｂ、及び誘電体層３０によって容量形成部Ｃ１２が形成されている。同様に、下部電極１０、第２上部電極４２Ａ、及び誘電体層３０によって容量形成部Ｃ２１が形成されていて、下部電極１０、第２上部電極４２Ｂ、及び誘電体層３０によって容量形成部Ｃ２２が形成されている。
図３（Ａ）は、容量素子１０１が備える容量形成部の接続関係を示す回路図であり、図３（Ｂ）は下部電極１０の抵抗成分を抵抗素子で表現した等価的回路図である。
図３（Ａ）に表れているように、容量素子１０１は、電気回路的には、容量形成部Ｃ１１と容量形成部Ｃ１２とが下部電極１０を介して並列接続され、同様に、容量形成部Ｃ２１と容量形成部Ｃ２２とが下部電極１０を介して並列接続されている。また、容量形成部Ｃ１１，Ｃ１２の並列接続回路と容量形成部Ｃ２１，Ｃ２２の並列接続回路とが下部電極１０を介して直列接続されている。
下部電極１０は第１配線導体６１や第２配線導体６２に比べて導電率が低い（抵抗率が高い）ので、下部電極１０を抵抗素子で表すと、図３（Ｂ）に示すように、容量形成部Ｃ１１の片方の電極と容量形成部Ｃ２１，Ｃ２２の片方の電極との間が抵抗で接続されていて、容量形成部Ｃ１２の片方の電極と容量形成部Ｃ２１，Ｃ２２の片方の電極との間が抵抗で接続されているように表される。ここでは、第１外部電極７１をポートＰ１、第２外部電極７２をポートＰ２、でそれぞれ表している。
このようにして下部電極１０に電流が分散して流れる。つまり電流集中が緩和されるので、ESRが効果的に低減された容量素子が得られる。
特に、第１上部電極４１Ａ，４１Ｂと第２上部電極４２Ａ，４２Ｂとの間隔はＸ軸方向とＹ軸方向とで実質的に等しいので、Ｘ軸方向、Ｙ軸方向のいずれの方向についても下部電極１０に電流が分散して流れやすく、ESRの低減効果が高い。
図４（Ａ）、図４（Ｂ）は、下部電極を他の回路部へ接続する構造である場合の回路図である。図４（Ａ）は、容量素子１０１が備える容量形成部の接続関係を示す回路図であり、図４（Ｂ）は下部電極１０の抵抗成分を抵抗素子で表現した等価的回路図である。
図４（Ａ）に示す例では、下部電極１０から例えば抵抗素子等の他の回路部に接続されるポートＰ０が引き出されている。このような容量素子では、図４（Ｂ）に示すように、容量形成部Ｃ１１の片方の電極と容量形成部Ｃ２１，Ｃ２２の片方の電極との間が抵抗で接続されていて、容量形成部Ｃ１２の片方の電極と容量形成部Ｃ２１，Ｃ２２の片方の電極との間が抵抗で接続されているように表され、更に抵抗を介してポートＰ０が接続されているように表される。
図５は、本実施形態の容量素子１０１と従来構造の容量素子とのＱ値の周波数特性を示す図である。図５においてＱ１は本実施形態の容量素子１０１の特性であり、Ｑ２は第１比較例の容量素子の特性であり、Ｑ３は第２比較例の容量素子の特性である。
第１比較例の容量素子は、特許文献１に示されているように、第１上部電極の一辺と第２上部電極の一辺とが、相互に噛み合うように形状した容量素子である。第２比較例の容量素子は、図１９（Ａ）、図１９（Ｂ）に示されているように、下部電極と、第１上部電極及び第２上部電極との組を複数組一列に配列した構造の容量素子である。
本実施形態の容量素子１０１、第１比較例の容量素子、第２比較例の容量素子のいずれも、得られるキャパシタンスが等しくなるように、各電極の大きさを定めている。ただし、互いに隣接する第１電極と第２電極との間隔は同じ条件である。
ここで、容量素子のESRをＲ、キャパシタンスをＣで表すと、容量素子のインピーダンスＺは
Ｚ＝Ｒ＋ｊＸ
Ｘ＝１／（２πｆＣ） で表される。
容量素子のＱ値は、Ｑ＝Ｘ／Ｒで表されるので、図５に表れているように、周波数が高くなるほどＱ値は低下する。
本実施形態の容量素子１０１はESRが低いので、そのＱ値は上記二つの比較例のＱ値より高い。
《第２の実施形態》
第２の実施形態では、バイアス電圧印加回路を備える可変容量素子の例を示す。
図６は第２の実施形態に係る可変容量素子１０２の主要部の断面図である。図７、図８、図９、図１０は可変容量素子１０２の製造工程の各段階での断面図である。
本実施形態の可変容量素子１０２は、図６に表れているように、基板１上に各種パターンが薄膜プロセスで形成された素子である。図６において基板１は表面にSiO2 膜ＳＯＦが形成されたSi基板である。この基板１上に強誘電体膜ＦＳ１、下部電極１０、誘電体層３０、第１上部電極４１、第２上部電極４２、強誘電体膜ＦＳ２が、この順に形成されている。このことにより、８つの容量形成部（容量形成部Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２が２組）が形成されている。
上記下部電極１０、第１上部電極４１、第２上部電極４２はいずれも例えばPt膜又はPtを主成分とする金属膜である。この下部電極１０、第１上部電極４１、第２上部電極４２はAu膜等であってもよい。上記誘電体層３０は例えば(Ba,Sr)TiO3 (BST)等の強誘電体膜である。強誘電体膜ＦＳ１，ＦＳ２も同様にBST膜等の強誘電体膜である。
２組の容量形成部Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２の上部及び基板１の上部には、SiO2 膜等の耐湿保護膜ＰＣ１が被覆されている。この耐湿保護膜ＰＣ１の上部にはポリベンゾオキサゾール（PBO）樹脂等の有機保護膜ＰＣ２が形成されている。
有機保護膜ＰＣ２の上部には配線導体膜ＷＦ２が形成されている。また、この配線導体膜ＷＦ２はコンタクトホールを介して第１上部電極４１、第２上部電極４２の所定箇所に接続されている。また、配線導体膜ＷＦ２はコンタクトホールを介して後に述べる配線導体膜ＷＦ１に接続されている。
配線導体膜ＷＦ２の表面には層間絶縁膜ＳＲ１が形成されている。この層間絶縁膜ＳＲ１の表面に抵抗素子９が形成されている。
抵抗素子９の抵抗膜は、薄膜プロセス（フォトリソグラフィ及びエッチング技術を利用したプロセス）又は厚膜プロセス（スクリーン印刷等の印刷技術を利用したプロセス）で形成されている。各抵抗素子の抵抗値は、抵抗膜パターンの幅、長さ及び厚みによって定められる。
層間絶縁膜ＳＲ１の表面には層間絶縁膜ＳＲ２が形成されている。この層間絶縁膜ＳＲ２の表面には配線導体膜ＷＦ３が形成されている。また、この配線導体膜ＷＦ３は、層間絶縁膜ＳＲ１，ＳＲ２に形成されたコンタクトホールを介して配線導体膜ＷＦ２に接続されている。
層間絶縁膜ＳＲ２の表面にはソルダーレジスト膜ＳＲ３が被覆されている。そして、このソルダーレジスト膜ＳＲ３の開口で且つ配線導体膜ＷＦ３の表面には端子Ｔ１，Ｔ２，ＴＧ等が形成されている。
強誘電体膜ＦＳ１はSiO2 膜ＳＯＦ及び耐湿保護膜ＰＣ１に対する密着用・拡散防止用の絶縁膜である。また、強誘電体膜ＦＳ２は耐湿保護膜ＰＣ１に対する密着用の絶縁膜である。
配線導体膜ＷＦ２，ＷＦ３は、Ti／Cu／Tiの三層からなり、Ti層の厚みは例えば１００ｎｍであり、Cu層の厚みは例えば１０００ｎｍである。
端子Ｔ１，Ｔ２，ＴＧ等は、Au／Niの二層からなり、下層のNi層の厚みは例えば２０００ｎｍであり、上層のAu層の厚みは例えば２００ｎｍである。
耐湿保護膜ＰＣ１は有機保護膜ＰＣ２から放出される水分が容量素子部に浸入するのを防止する。この耐湿保護膜ＰＣ１としては、上記SiO2 以外にSiNx、Al2O3 、TiO2 等を使用することができる。また、有機保護膜ＰＣ２は外部からの機械的応力を吸収する。この有機保護膜ＰＣ２としては、上記PBO樹脂以外に、ポリイミド樹脂、エポキシ樹脂等を使用することができる。
前記抵抗素子９の抵抗材料は例えば、NiとCrを主成分とする合金である。
なお、誘電体層３０、強誘電体膜ＦＳ１，ＦＳ２に使用される薄膜材料としては、上記BST以外に、SrTiO3 、BaTiO3 、Pb(Zr,Ti)O3 等のペロブスカイト化合物、SrBi4Ti4O15 等のビスマス層状化合物等の高誘電率を有する誘電体材料が使用することができる。
配線導体膜ＷＦ２のうち、第１上部電極４１同士を接続する部分が、本発明に係る「第１配線導体」に相当し、第２上部電極４２同士を接続する部分が、本発明に係る「第２配線導体」に相当する。
配線導体膜ＷＦ２，ＷＦ３には、上記Ti／Cu／Ti膜以外にAl膜を使用することもできる。
基板１にはＮ型拡散領域５１が形成されていて、このＮ型拡散領域５１内に二つのＰ型拡散領域５２が形成されている。耐湿保護膜ＰＣ１上には配線導体膜ＷＦ１が形成されていて、この配線導体膜ＷＦ１は、耐湿保護膜ＰＣ１及びSiO2 膜ＳＯＦに形成されたコンタクトホールを介して拡散領域５２に接続されている。この拡散領域５１，５２によって、方向が互いに異なる二つのツェナーダイオードが直列接続された構造のＥＳＤ（Electro-Static-Discharge）保護素子が構成される。図６の断面では一箇所しか表れていないが、可変容量素子１０２には二組のＥＳＤ保護素子が構成されている。
次に、可変容量素子１０２の製造工程を、図７〜図１０を参照して説明する。
先ず、図７（Ａ）に示すように、基板１に対して例えばイオン注入によってＮ型拡散領域５１を形成し、このＮ型拡散領域５１内にイオン注入によって二つのＰ型拡散領域５２を形成する。
その後、図７（Ｂ）に示すように、基板１の表面に例えばCVD法によってSiO2 膜ＳＯＦを形成する。
次に、図７（Ｃ）に示すように、SiO2 膜ＳＯＦ上にPt膜とBST膜とを交互に形成してMIM（metal-insulator-metal）層を形成する。このMIM層はスピンコート、焼成、スパッタリングを繰り返しによって形成する。
その後、図７（Ｄ）に示すように、MIM層を、例えばICP-RIE法で所定パターンに形成し、焼成炉で焼成する。
次に、図８（Ａ）に示すように、SiO2 膜のスパッタリングによって、SiO2 膜ＳＯＦ及びMIM層に耐湿保護膜ＰＣ１を被覆する。
その後、図８（Ｂ）に示すように、例えばICE-RIE法によって、拡散領域５２上にコンタクトホールを形成する。
続いて、図８（Ｃ）に示すように、例えばAlのスパッタリング及びICP-RIEによって、耐湿保護膜ＰＣ１上に配線導体膜ＷＦ１を形成する。
次に、図８（Ｄ）に示すように、耐湿保護膜ＰＣ１及び配線導体膜ＷＦ１上にPBOを塗布し、フォトリソグラフィ及びキュアによってコンタクトホールを形成し、ICP-RIEによって、SiO2 膜ＳＯＦ及びMIM層のBST膜を加工する。これにより、所定パターンの有機保護膜ＰＣ２を形成する。
その後、図９（Ａ）に示すように、有機保護膜ＰＣ２上に、Ti/Cu/Tiのスパッタリング及びウェットエッチング法によって配線導体膜ＷＦ２を形成する。
その後、図９（Ｂ）に示すように、配線導体膜ＷＦ２及び有機保護膜ＰＣ２上にソルダーレジスト膜を塗布し、フォトリソグラフィ及びキュアによって層間絶縁膜ＳＲ１を形成する。
その後、図９（Ｃ）に示すように、層間絶縁膜ＳＲ１上に、NiCrSi膜を電子ビーム蒸着法で形成し、パターンニングすることで抵抗素子９を形成する。
その後、層間絶縁膜ＳＲ１の表面及び抵抗素子９の表面にソルダーレジスト膜を塗布し、フォトリソグラフィ及びキュアによって層間絶縁膜ＳＲ２を形成する。
その後、図１０（Ａ）に示すように、層間絶縁膜ＳＲ２上にTi/Cu/Tiのスパッタリング及びウェットエッチング法によって配線導体膜ＷＦ３を形成する。
続いて、図１０（Ｂ）に示すように、配線導体膜ＷＦ３の表面にAu/Niめっき膜を形成し、パターンニングを行うことで、端子Ｔ１，Ｔ２，ＴＧ等を形成する。
その後、図１０（Ｃ）に示すように、配線導体膜ＷＦ３をウェットエッチング法によりパターンニングする。
最後に、図１０（Ｄ）に示すように、層間絶縁膜ＳＲ２、配線導体膜ＷＦ３及び端子Ｔ１，Ｔ２，ＴＧ等の表面にソルダーレジスト膜を塗布し、フォトリソグラフィ及びキュアによってソルダーレジスト膜ＳＲ３を被覆する。
図１１（Ａ）は本実施形態の可変容量素子１０２の回路図である。図１１（Ａ）においては、容量形成部Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２をコンデンサの記号で表している。この可変容量素子１０２は、４つの容量形成部（Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２）二組による合計８つの容量形成部、複数の抵抗素子Ｒ、及びＥＳＤ保護素子ＥＳＤ１，ＥＳＤ２で構成されている。容量形成部Ｃ１１，Ｃ１２は並列接続され、容量形成部Ｃ２１，Ｃ２２は並列接続され、この２つの並列接続部が直列接続されている。複数の抵抗素子Ｒは複数の容量形成部に直流又は低周波のバイアス電圧を印加する電圧印加経路として作用する。
端子ＴＣと端子ＴＧとの間に上記バイアス電圧が印加される。端子Ｔ１と端子Ｔ２との間の容量は上記バイアス電圧に応じて定まる。
図１１（Ｂ）は、バイアス電圧を生成する抵抗分圧回路を備える可変容量素子２０２の回路図である。図１１（Ｂ）において、可変容量素子部ＶＣは図１１（Ａ）に示した回路と同じである。図１１（Ｂ）に示す抵抗素子Ｒ１１〜Ｒ１５の抵抗値は、それらの抵抗値のうち最も低いものを基準として２の累乗の比率で定められている。例えば、抵抗素子Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５の抵抗値の比率は１：２：４：８：１６に定められている。そのため、端子Ｔ１１〜Ｔ１５をハイレベルに接続するかローレベルに接続するかによって、その組み合わせによって、可変容量素子部ＶＣへ印加されるバイアス電圧は２の５乗（＝３２）通りの値をとり得る。
図１２は本実施形態の可変容量素子２０２を備える通信回路の一例を示す図である。この通信回路は例えばＮＦＣ（Near Field Communication）用の送受信回路である。図１２では、ＲＦＩＣ１１の二つのＴＸ端子（送信信号端子）に接続される回路も表している。図１２において容量素子Ｃ５１，Ｃ５２はＲＦＩＣ１１とアンテナコイル１３との結合度調整用の素子である。また、インダクタＬ５１，Ｌ５２及び容量素子Ｃ６１，Ｃ６２，Ｃ７１，Ｃ７２は送信フィルタを構成している。例えば通信回路がカードモードで動作する場合、ＲＦＩＣ１１はパッシブ動作するので、ＲＸ端子への入力信号から電源電圧を生成するとともに受信信号を読み取り、送信時にはＴＸ端子に接続されている回路（負荷）を負荷変調する。また、例えば通信回路がリーダライタモードで動作する場合には、ＲＦＩＣ１１はアクティブ動作するので、送信時にＲＸ端子を開放してＴＸ端子から送信信号を送信し、受信時にはＴＸ端子を開放してＲＸ端子から受信信号を入力する。このように、通信回路は動作モードに応じて、ＲＦＩＣ１１からアンテナコイル１３側を見たインピーダンスが変化する。動作モードに応じてアンテナ回路の共振周波数が最適となるように、つまり、ＲＦＩＣ１１からアンテナコイル１３側を見たインピーダンスが整合するように、可変容量素子２０２の容量が制御される。
なお、可変容量素子１０２の両端とグランドとの間にそれぞれＥＳＤ保護素子ＥＳＤ１，ＥＳＤ２が接続される。これらのＥＳＤ保護素子ＥＳＤ１，ＥＳＤ２はアンテナコイル１３から入る静電気放電サージをグランドへバイパスして、ＲＦＩＣ１１へ過電圧が印加されるのを防止する。
《第３の実施形態》
第３の実施形態では、バイアス電圧印加回路を備える可変容量素子の例を示す。
図１３は可変容量素子１０３の平面図であり、図１４は可変容量素子１０３の回路図である。図１３では可変容量素子１０３を構成する各層のパターンが重なって表れている。各層のパターンは後に示す。
本実施形態の可変容量素子１０３の断面構造は、第２の実施形態で図６に示した構造と基本的に同じである。ただし、本実施形態の可変容量素子１０３はＥＳＤ保護素子を備えていない。
本実施形態の可変容量素子１０３は、図１４に示すように、４つの容量形成部（Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２）四組による合計１６個の容量形成部と複数の抵抗素子Ｒとで構成されている。
図１５、図１６、図１７は可変容量素子１０３の各層の平面図である。図１５（Ａ）に示すように、下部電極１０は４箇所に形成されている。また、図１５（Ｂ）に示すように、上部電極４１Ａ，４１Ｂ，４２Ａ，４２Ｂの組が４箇所に形成されている。これら上部電極の上には図１５（Ｃ）に示すように、耐湿保護膜ＰＣ１が形成されている。この耐湿保護膜ＰＣ１の上には、図１５（Ｄ）に示すように、第１配線導体６１及び第２配線導体６２が複数組形成されている。
上記配線導体の上には層間絶縁膜ＳＲ１が形成されていて、この層間絶縁膜ＳＲ１の上に図１６（Ｂ）に示すような抵抗膜による抵抗素子９が形成されている。
抵抗膜の上には、図１６（Ｃ）に示すように層間絶縁膜ＳＲ２が形成されている。この層間絶縁膜ＳＲ２の上に、図１６（Ｄ）に示すように端子用及び抵抗膜接続用の配線導体膜ＷＦ３が形成されている。
上記端子用配線導体の表面には、図１７（Ａ）に示すように、外部接続電極Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４の位置にAu/Niめっき膜が形成されている。このAu/Niめっき膜の形成層の上にはソルダーレジスト膜ＳＲ３が被覆されている。
《第４の実施形態》
第４の実施形態では、これまでに示した容量素子に比べて容量形成部の数が多い容量素子について示す。
図１８は第４の実施形態に係る容量素子１０４の主要部の平面図である。
容量素子１０４は、基板１に形成された導体、誘電体、絶縁体等で構成される。基板１はＸ−Ｙ直交座標系においてＸ軸方向及びＹ軸方向に拡がる面を有する。基板１の面には下部電極１０が形成されている。下部電極１０上には誘電体層が形成されていて、この誘電体層の上面に５個の第１上部電極４１Ａ，４１Ｂ，４１Ｃ，４１Ｄ，４１Ｅ及び４個の第２上部電極４２Ａ，４２Ｂ，４２Ｃ，４２Ｄが形成されている。
合計９個の上部電極は次の関係に配置されている。先ず、下部電極１０に沿った面方向でかつＸ軸方向に、第１上部電極４１Ａ，４１Ｂの間に第２上部電極４２Ａが配置されている。また、第２上部電極４２Ｂ，４２Ｄの間に第１上部電極４１Ｃが配置されている。また、第１上部電極４１Ｄ，４１Ｅの間に第２上部電極４２Ｃが配置されている。さらに、下部電極１０に沿った面方向でかつＹ軸方向に、第１上部電極４１Ａ，４１Ｄの間に第２上部電極４２Ｂが配置されている。また、第２上部電極４２Ａ，４２Ｃの間に第１上部電極４１Ｃが配置されている。また、第１上部電極４１Ｂ，４１Ｅの間に第２上部電極４２Ｄが配置されている。
つまり、複数の第１上部電極及び複数の第２上部電極は、下部電極１０に沿った面方向でＸ軸方向に、第１上部電極と第２上部電極とが隣接し、かつ下部電極１０に沿った面方向でＹ軸方向に、第１上部電極と第２上部電極とが隣接する状態に配置されている。
このように、下部電極１０、上部電極４１Ａ〜４１Ｅ，４２Ａ〜４２Ｄ、及び誘電体層によって９個の容量形成部が形成されている。
第１上部電極４１Ａ〜４１Ｅのうち、隣接する第１上部電極同士の間隔、及び第２上部電極４２Ａ〜４２Ｄのうち、隣接する第２上部電極同士の間隔に比べて、隣接する第１上部電極と第２上部電極との間隔は狭い。例えば、第１上部電極４１Ａ，４１Ｃ間、第２上部電極４２Ａ，４２Ｂ間等に比べて、第１上部電極４１Ａと第２上部電極４２Ａとの間隔は狭い。
上記基板１には、第１配線導体６１Ａ，６１Ｂ、第２配線導体６２が更に形成されている。第１配線導体６１Ａ，６１Ｂ、第２配線導体６２の形成層と、上部電極４１Ａ〜４１Ｅ，４２Ａ〜４２Ｄの形成層とは異なる。
第１上部電極４１Ａ，４１Ｂ，４１Ｃは第１配線導体６１Ａを介して互いに電気的に接続されている。また、第１上部電極４１Ｄ，４１Ｅは第１配線導体６１Ｂを介して互いに電気的に接続されている。また、第２上部電極４２Ａ，４２Ｂ，４２Ｃ，４２Ｄは第２配線導体６２を介して互いに電気的に接続されている。第１配線導体６１Ａ，６１Ｂは別の層で互いに接続されている。そして、第１配線導体６１Ａ，６１Ｂ及び第２配線導体６２はそれぞれ外部電極やその他の回路に接続されている。
このように、第１上部電極と第２上部電極とを、１軸方向に沿って、又はそれぞれ２軸方向に沿って交互に配置することによって、５個以上の上部電極を有する容量素子を構成してもよい。
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形及び変更が適宜可能である。例えば、異なる実施形態で示した構成の部分的な置換又は組み合わせが可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。
例えば、本発明に係る第１上部電極と第２上部電極の形状は正方形や概略正方形に限るものではなく、長方形や概略長方形であってもよい。
また、本発明に係る「第１軸方向」と「第２軸方向」とは直交関係に限るものではなく、６０度や１２０度で交差する関係にあってもよい。
Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２…容量形成部
Ｃ５１，Ｃ５２，Ｃ６１，Ｃ６２，Ｃ７１，Ｃ７２…容量素子
ＥＳＤ１，ＥＳＤ２…ＥＳＤ保護素子
ＦＳ１，ＦＳ２…強誘電体膜
Ｌ５１，Ｌ５２…インダクタ
Ｐ０，Ｐ１，Ｐ２…ポート
Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４…外部接続電極
ＰＣ１…耐湿保護膜
ＰＣ２…有機保護膜
ＰＳ，ＰＬ…電流経路
Ｒ…抵抗素子
Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５…抵抗素子
ＳＲ１，ＳＲ２…層間絶縁膜
ＳＲ３…ソルダーレジスト膜
Ｔ１，Ｔ２，ＴＣ，ＴＧ…端子
Ｔ１１〜Ｔ１５…端子
ＶＣ…可変容量素子部
ＷＦ１，ＷＦ２，ＷＦ３…配線導体膜
１…基板
９…抵抗素子
１０…下部電極
１１…ＲＦＩＣ
１３…アンテナコイル
３０…誘電体層
４１，４１Ａ，４１Ｂ，４１Ｃ，４１Ｄ，４１Ｅ…第１上部電極
４２，４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ…第２上部電極
５１，５２…拡散領域
６０…引き出し電極
６１，６１Ａ，６１Ｂ…第１配線導体
６２…第２配線導体
７１…第１外部電極
７２…第２外部電極
１０１，１０４…容量素子
１０２，１０３，２０２…可変容量素子

Claims (7)

  1. 基板と、
    前記基板に形成された下部電極と、
    前記下部電極に対向配置された複数の第１上部電極と、
    前記下部電極に対向配置された複数の第２上部電極と、
    前記下部電極と前記複数の第１上部電極との間、及び前記下部電極と前記複数の第２上部電極との間に配置された誘電体層と、
    前記複数の第１上部電極を互いに接続する第１配線導体と、
    前記複数の第２上部電極を互いに接続する第２配線導体と、
    を備え、
    前記複数の第１上部電極及び前記複数の第２上部電極は、前記下部電極に沿った面方向で第１軸方向に、前記第１上部電極と前記第２上部電極とが隣接し、かつ前記下部電極に沿った面方向で第２軸方向に、前記第１上部電極と前記第２上部電極とが隣接する状態に配置されたことを特徴とする、
    容量素子。
  2. 互いに隣接する前記第１上部電極と前記第２上部電極との間隔は前記第１軸方向と前記第２軸方向とで実質的に等しい、請求項１に記載の容量素子。
  3. 前記第１配線導体及び前記第２配線導体は前記下部電極よりもシート抵抗が低い、請求項１又は２に記載の容量素子。
  4. 前記下部電極はPtを主成分とする金属であり、前記第１配線導体及び前記第２配線導体はCu又はAlを主成分とする金属である、請求項３に記載の容量素子。
  5. 前記誘電体層は強誘電体層であり、前記下部電極と前記第１上部電極との間に印加されるバイアス電圧によって前記下部電極と前記第１上部電極との間の容量が定まり、前記下部電極と前記第２上部電極との間に印加されるバイアス電圧によって前記下部電極と前記第２上部電極との間の容量が定まる、請求項１から４のいずれかに記載の容量素子。
  6. 前記基板に形成され、
    前記下部電極と前記第１上部電極との間、及び前記下部電極と前記第２上部電極との間にそれぞれ前記バイアス電圧を印加するバイアス電圧経路を構成する、バイアス電圧印加用抵抗素子を更に備える、請求項５に記載の容量素子。
  7. 前記基板に形成され、
    異なる抵抗値を有する複数の分圧用抵抗素子と、当該複数の分圧用抵抗素子に印加される複数の制御電圧を受ける制御電圧入力部とで構成され、前記制御電圧入力部に印加される電圧に応じて複数通りの電圧を前記バイアス電圧として出力するバイアス電圧生成回路を更に備える、請求項５又は６に記載の容量素子。
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Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0555459A (ja) * 1991-08-28 1993-03-05 Ricoh Co Ltd 半導体集積回路装置とその製造方法
JP3045419B2 (ja) * 1991-11-08 2000-05-29 ローム株式会社 誘電体膜コンデンサ
US6603161B2 (en) * 2000-03-10 2003-08-05 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor and method for manufacturing the same
US7174147B2 (en) * 2001-04-11 2007-02-06 Kyocera Wireless Corp. Bandpass filter with tunable resonator
JP4535817B2 (ja) 2003-09-26 2010-09-01 京セラ株式会社 薄膜コンデンサ、薄膜コンデンサアレイおよび電子部品
JP4738182B2 (ja) 2006-01-20 2011-08-03 京セラ株式会社 薄膜コンデンサ
US7449772B2 (en) * 2006-05-19 2008-11-11 Casio Computer Co., Ltd. Chip-type electronic component including thin-film circuit elements
JP4738299B2 (ja) * 2006-09-20 2011-08-03 富士通株式会社 キャパシタ、その製造方法、および電子基板
EP2453475A4 (en) * 2009-07-09 2016-05-11 Murata Manufacturing Co ANTI MELTING ELEMENT
US9757558B2 (en) * 2011-03-01 2017-09-12 Greatbatch Ltd. RF filter for an active medical device (AMD) for handling high RF power induced in an associated implanted lead from an external RF field
KR101358939B1 (ko) * 2012-05-23 2014-02-06 한국과학기술연구원 고밀도 실장용 박막 콘덴서, 그 제조방법 및 고밀도 실장 기판
US9589726B2 (en) * 2013-10-01 2017-03-07 E1023 Corporation Magnetically enhanced energy storage systems and methods
JP2014187396A (ja) 2014-06-26 2014-10-02 Taiyo Yuden Co Ltd 可変容量コンデンサ素子
CN207149415U (zh) * 2015-02-27 2018-03-27 株式会社村田制作所 电容器
JPWO2017026233A1 (ja) * 2015-08-10 2018-05-24 株式会社村田製作所 コンデンサ
JP6787676B2 (ja) 2016-03-11 2020-11-18 新明和工業株式会社 水中撹拌機
CN208834910U (zh) 2016-03-18 2019-05-07 株式会社村田制作所 电容元件

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