JPWO2019235261A1

JPWO2019235261A1 - フィルタ素子

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Publication number: JPWO2019235261A1
Application number: JP2020523631A
Authority: JP
Inventors: 悟史重松
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2018-06-08
Filing date: 2019-05-24
Publication date: 2021-01-14
Anticipated expiration: 2039-05-24
Also published as: CN214045583U; US20210050837A1; US11290078B2; WO2019235261A1; JP6801826B2

Abstract

フィルタ素子（１０１）は、信号経路にシリーズに接続されるシリーズ側インダクタ（Ｌ１１，Ｌ１２）と、信号経路とグランドとの間にシャントに接続されるシャント側インダクタ（Ｌ２１，Ｌ２２）と、シャント側インダクタ（Ｌ２１，Ｌ２２）に直列接続されるキャパシタ（Ｃ１）と、を備える。シャント側インダクタ（Ｌ２１，Ｌ２２）は互いに並列接続された、シャント側第１インダクタ（Ｌ２１）及びシャント側第２インダクタ（Ｌ２２）で構成され、キャパシタ（Ｃ１）を構成する導体パターン（３１，３２）は、積層方向から視て、シリーズ側インダクタ（Ｌ１１，Ｌ１２）及びシャント側インダクタ（Ｌ２１，Ｌ２２）のコイル開口部（ＣＯ１，ＣＯ２）と重なる。キャパシタ（Ｃ１）は、絶縁体層及び導体パターンの積層方向で、シャント側第１インダクタ（Ｌ２１）とシャント側第２インダクタ（Ｌ２２）とで挟まれる。

Description

本発明は、インダクタ及びキャパシタを備えるフィルタ素子に関する。

従来、高周波回路に備えられるローパスフィルタ等のフィルタ素子には、一つの素子内にインダクタ及びキャパシタが備えられる。例えば、図２２（Ａ）に示すように、信号経路にシリーズ接続されるインダクタＬ１と信号経路とグランドとの間にシャント接続されるキャパシタＣ１とでローパスフィルタが構成される。

また、特許文献１には、回路的にトランス（オートトランス）構造となる二つのインダクタを用いてフィルタ回路を構成することで、トランスの相互インダクタンスがインダクタに加算されるようにしたフィルタ回路が示されている。

このような相互インダクタンスの有効利用によって、通過損失（I.L）の改善及びフィルタのＱ値の向上が図れる。

国際公開第２０１６／１６７１７１号

トランスの相互インダクタンスを利用して、通過損失（I.L）の改善及びフィルタのＱ値を向上させるために、図２２（Ａ）に示したローパスフィルタのインダクタＬ１をオートトランスの一部で構成した回路は、例えば図２２（Ｂ）に示すような回路として表すことができる。図２２（Ｂ）において、インダクタＬ１，Ｌ２は磁界結合してオートトランス構造となる。

しかし、例えば携帯電話通信での2.3GHz以上のハイバンドを阻止するローパスフィルタを構成する場合、このローパスフィルタのインダクタＬ１，Ｌ２のインダクタンス成分は数nH程度といった小さな値になる。

インダクタＬ１，Ｌ２のインダクタンスを小さな値にするためには、インダクタを構成する導体パターンのターン数を少なくすればよいが、次に述べるとおり、ターン数には制限がある。つまり、チップ部品の入出力電極の位置には制限があって、直方体形状の実装面の４辺の中央又は４角に設ける必要があるので、例えば互いに対向位置に二つの入出力端子がある場合に、二つの入出力端子に上記導体パターンを引き出し、また、十分な磁束を形成しようとすると、結局、（Ｎ＋０．５）ターン（ここでＮは１以上の整数）の導体パターンを通常の場合は形成することになる。この場合、最低１．５ターンとなる。

そこで、複数のインダクタを並列接続する構造が考えられるが、並列接続した複数のインダクタ同士は磁界結合するので、並列接続による合成インダクタンスの低減効果は小さい。

そこで、本発明の目的は、インダクタ及びキャパシタを含むフィルタ素子において、インダクタンスの小さなインダクタを含むフィルタ素子を提供することにある。

（１）本開示の一例としてのフィルタ素子は、第１入出力端子、第２入出力端子、接地端子を備え、前記第１入出力端子と前記第２入出力端子の間にシリーズに接続されるシリーズ側インダクタと、前記第１入出力端子と前記第２入出力端子の間と接地端子との間にシャントに接続されるシャント側インダクタと、前記シャント側インダクタに直列接続されるキャパシタと、を備える。そして、複数の絶縁体層と、当該絶縁体層に沿って形成された導体パターンと、前記絶縁体層内に形成された複数の層間接続導体と、を含んで積層体が構成され、前記キャパシタは、前記複数の導体パターンのうち、互いに異なる層に形成された導体パターン間に生じる容量で構成され、前記シリーズ側インダクタは、前記複数の導体パターンのうち１層以上の前記導体パターンで構成されて、前記絶縁体層の積層方向に沿った軸の回りに巻回され、前記積層方向から視て、前記シリーズ側インダクタを構成する前記導体パターンによって囲まれる、第１開口を有し、前記シャント側インダクタは、前記複数の導体パターンのうち１層以上の前記導体パターンで構成されて、前記積層方向に沿った軸の回りに巻回され、前記積層方向から視て、前記シャント側インダクタを構成する前記導体パターンによって囲まれる、第２開口を有し、前記シャント側インダクタは互いに並列接続された、シャント側第１インダクタ及びシャント側第２インダクタで構成され、前記キャパシタを構成する少なくとも１つの前記導体パターンは、前記積層方向から視て、前記第１開口及び前記第２開口と重なり、前記キャパシタは、前記積層方向で、前記シャント側第１インダクタと前記シャント側第２インダクタとで挟まれ、前記シリーズ側インダクタと前記シャント側第１インダクタとは磁界結合し、前記シャント側第１インダクタは、前記積層方向に、前記キャパシタと前記シリーズ側インダクタとで挟まれる。

上記構造によれば、シリーズ側インダクタとシャント側インダクタとの磁界結合が阻害されることなく、シャント側第１インダクタとシャント側第２インダクタとの磁界結合が抑制される。そのため、シリーズ側インダクタとシャント側インダクタとの磁界結合による相互インダクタンスを有効に利用しつつ、シャント側第１インダクタとシャント側第２インダクタとの並列回路による合成インダクタンスを効果的に小さくできる。

また、本開示の一例としてのフィルタ素子は、第１入出力端子、第２入出力端子、接地端子を備え、前記第１入出力端子と前記第２入出力端子の間にシリーズに接続されるシリーズ側インダクタと、前記第１入出力端子と前記第２入出力端子の間と接地端子との間にシャントに接続されるシャント側インダクタと、前記シャント側インダクタに直列接続されるキャパシタと、を備る。そして、複数の絶縁体層と、当該絶縁体層に沿って形成された導体パターンと、前記絶縁体層内に形成された複数の層間接続導体と、を含んで積層体が構成され、前記キャパシタは、前記複数の導体パターンのうち、互いに異なる層に形成された導体パターン間に生じる容量で構成され、前記シリーズ側インダクタは、前記複数の導体パターンのうち１層以上の前記導体パターンで構成されて、前記絶縁体層の積層方向に巻回され、前記積層方向から視て、前記シリーズ側インダクタを構成する複数の導体パターンによって囲まれる、第１開口を有し、前記シャント側インダクタは、前記複数の導体パターンのうち１層以上の前記導体パターンで構成されて、前記積層方向に巻回され、前記積層方向から視て、前記シャント側インダクタを構成する複数の導体パターンによって囲まれる、第２開口を有し、前記シリーズ側インダクタは互いに並列接続された、シリーズ側第１インダクタ及びシリーズ側第２インダクタで構成され、前記キャパシタを構成する少なくとも１つの前記導体パターンは、前記積層方向から視て、前記第１開口及び前記第２開口と重なり、前記キャパシタは、前記絶縁体層及び前記導体パターンの前記積層方向で、前記シリーズ側第１インダクタと前記シリーズ側第２インダクタとで挟まれ、前記シャント側インダクタと前記シリーズ側第１インダクタとは磁界結合し、前記シリーズ側第１インダクタは、前記積層方向に、前記キャパシタと前記シャント側インダクタとで挟まれる。

上記構造によれば、シリーズ側インダクタとシャント側インダクタとの磁界結合が阻害されることなく、シリーズ側第１インダクタとシリーズ側第２インダクタとの磁界結合が抑制される。そのため、シリーズ側インダクタとシャント側インダクタとの磁界結合による相互インダクタンスを有効に利用しつつ、シリーズ側第１インダクタとシリーズ側第２インダクタとの並列回路による合成インダクタンスを効果的に小さくできる。

本発明によれば、インダクタ及びキャパシタを含むフィルタ素子において、インダクタンスの小さなインダクタを含むフィルタ素子が得られる。

図１は第１の実施形態に係るフィルタ素子１０１の回路図である。図２はフィルタ素子１０１の挿入損失の周波数特性を示す図である。図３はフィルタ素子１０１の外観斜視図である。図４はフィルタ素子１０１の平面図である。図５は、図４に示すフィルタ素子１０１の一点鎖線Ｘ−Ｘでの縦断面である。図６はフィルタ素子１０１の複数の絶縁体層の平面図である。図７はキャパシタ用導体パターンとインダクタ用導体パターンとの層間接続部の位置を示す図である。図８は本実施形態のフィルタ素子１０１と比較例のフィルタ素子の特性を示す図である。図９は第２の実施形態のフィルタ素子１０２の縦断面である。図１０はフィルタ素子１０２の複数の絶縁体層の平面図である。図１１（Ａ）はフィルタ素子１０１の後段に帯域阻止フィルタ２０１を接続した回路の回路図である。図１１（Ｂ）はフィルタ素子１０１内で生じる相互インダクタンスを回路素子として明示した回路図である。図１２（Ａ）はフィルタ素子１０１の後段に帯域阻止フィルタ２０２を接続した回路の回路図である。図１２（Ｂ）はフィルタ素子１０１内で生じる相互インダクタンスを回路素子として明示した回路図である。図１３は、帯域阻止フィルタ２０１のリアクタンスの周波数特性図であり、フィルタ素子１０１内で生じる相互インダクタンスの作用を示す図である。図１４は第４の実施形態に係るフィルタ素子１０４の回路図である。図１５はフィルタ素子１０４の縦断面図である。図１６は第５の実施形態に係るフィルタ素子１０５の回路図である。図１７はフィルタ素子１０５の縦断面図である。図１８は第６の実施形態に係るフィルタ素子１０６の回路図である。図１９はフィルタ素子１０６の縦断面図である。図２０（Ａ）、図２０（Ｂ）、図２０（Ｃ）は、各インダクタのコイル開口に対するキャパシタ用導体パターン３１，３２の大きさの違いについて示す図である。図２１（Ａ）、図２１（Ｂ）は、キャパシタ用導体パターンの構成を示す図である。図２２（Ａ）は、信号経路にシリーズ接続されるインダクタＬ１と信号経路とグランドとの間にシャント接続されるキャパシタＣ１とで構成されるローパスフィルタの回路図である。図２２（Ｂ）は、図２２（Ａ）に示したローパスフィルタのインダクタＬ１をオートトランスの一部で構成した回路の回路図である。図２３（Ａ）、図２３（Ｂ）は、本実施形態に対する比較例のフィルタ素子の断面図である。

以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明又は理解の容易性を考慮して、実施形態を便宜上分けて示すが、異なる実施形態で示した構成の部分的な置換又は組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。

《第１の実施形態》
図１は第１の実施形態に係るフィルタ素子１０１の回路図である。図２はこのフィルタ素子１０１の挿入損失の周波数特性を示す図である。

フィルタ素子１０１は入出力端子Ｐ１，Ｐ２と接地端子ＧＮＤとを備える。入出力端子Ｐ１，Ｐ２は信号経路にシリーズに挿入され、接地端子ＧＮＤは接地される。

フィルタ素子１０１は、並列接続されたインダクタＬ１１，Ｌ１２が信号経路にシリーズに接続されている。また、並列接続されたインダクタＬ２１，Ｌ２２による並列回路とキャパシタＣ１との直列回路が、信号経路とグランドとの間にシャントに接続されている。

インダクタＬ１１，Ｌ１２は本発明に係る「シリーズ側インダクタ」に相当し、インダクタＬ２１，Ｌ２２は本発明に係る「シャント側インダクタ」に相当する。また、インダクタＬ１１は本発明に係る「シリーズ側第１インダクタ」に相当し、インダクタＬ１２は本発明に係る「シリーズ側第２インダクタ」に相当する。同様に、インダクタＬ２１は本発明に係る「シャント側第１インダクタ」に相当し、インダクタＬ２２は本発明に係る「シャント側第２インダクタ」に相当する。

後に示す構造により、シリーズ側第１インダクタＬ１１はシャント側第１インダクタＬ２１と磁界結合し、シリーズ側第２インダクタＬ１２はシャント側第２インダクタＬ２２と磁界結合する。

図２において、周波数ｆｒは、信号経路とグランドとの間にシャントに接続された、インダクタＬ２１，Ｌ２２及びキャパシタＣ１による共振回路の共振周波数である。このように、共振周波数に近づくにつれて、利得は下がり、フィルタとして機能する。

図３はフィルタ素子１０１の外観斜視図である。このフィルタ素子１０１は、主要部が直方体形状の積層体５０に構成されていて、その外面に第１入出力端子Ｐ１、第２入出力端子Ｐ２、接地端子ＧＮＤ及び空き端子（回路に非接続の端子）ＮＣを備える。また、積層体５０の側面に、積層体５０の上下面の入出力端子Ｐ１同士を接続する導体、入出力端子Ｐ２同士を接続する導体、接地端子ＧＮＤ同士を接続する導体、及び空き端子ＮＣ同士を接続する導体がそれぞれ形成されている。

図４はフィルタ素子１０１の平面図であり、図５は、図４に示すフィルタ素子１０１の一点鎖線Ｘ−Ｘでの縦断面である。また、図６はフィルタ素子１０１の複数の絶縁体層の平面図であり、図７はキャパシタ用導体パターンとインダクタ用導体パターンとの層間接続部の位置を示す図である。

図５、図６において、絶縁体層Ｓ１〜Ｓ１２の上面にはインダクタ用導体パターン及びキャパシタ用導体パターンが形成されている。図６において絶縁体層Ｓ１ＢＳは、絶縁体層Ｓ１の下面の導体パターンについて表している。絶縁体層Ｓ１の下面、絶縁体層Ｓ１３の上面には入出力端子Ｐ１，Ｐ２、接地端子ＧＮＤ及び空き端子ＮＣが形成されている。絶縁体層Ｓ１，Ｓ２の上面にはシリーズ側第１インダクタＬ１１が形成されていて、絶縁体層Ｓ３〜Ｓ５の上面にはシャント側第１インダクタＬ２１が形成されている。また、絶縁体層Ｓ８〜Ｓ１０の上面にはシャント側第２インダクタＬ２２が形成されていて、絶縁体層Ｓ１１，Ｓ１２の上面にはシリーズ側第２インダクタＬ１２が形成されている。絶縁体層Ｓ６の上面にはキャパシタ用導体パターン３２が形成されていて、絶縁体層Ｓ７の上面にはキャパシタ用導体パターン３１が形成されている。図６中の破線の丸は層間接続導体（ビア）である。

このように、シリーズ側第１インダクタＬ１１は２層に分かれて形成されていて、その間は層間接続導体で接続されている。また、シャント側第１インダクタＬ２１は３層に分かれて形成されていて、その間は層間接続導体で接続されている。同様に、シリーズ側第２インダクタＬ１２は２層に分かれて形成されていて、その間は層間接続導体で接続されている。また、シャント側第２インダクタＬ２２は３層に分かれて形成されていて、その間は層間接続導体で接続されている。

シリーズ側第１インダクタＬ１１、シャント側第１インダクタＬ２１、シャント側第２インダクタＬ２２、シリーズ側第２インダクタＬ１２のいずれも、絶縁体層の積層方向に沿った軸の回りに巻回された矩形コイル状の導体パターンで構成されている。この例では、シリーズ側第１インダクタＬ１１及びシリーズ側第２インダクタＬ１２を構成する導体パターンによって囲まれる第１開口ＣＯ１と、シャント側第１インダクタＬ２１及びシャント側第２インダクタＬ２２を構成する導体パターンによって囲まれる第２開口ＣＯ２の大きさは同じであり、かつ絶縁体層の積層方向から視て重なる。また、シリーズ側第１インダクタＬ１１、シャント側第１インダクタＬ２１、シャント側第２インダクタＬ２２、シリーズ側第２インダクタＬ１２のいずれも巻回軸が同軸関係にある。

キャパシタ用導体パターン３１，３２は、絶縁体層の積層方向から視て、シリーズ側インダクタＬ１１，Ｌ１２を構成する導体パターンによって囲まれる開口ＣＯ１、及びシャント側インダクタＬ２１，Ｌ２２を構成する導体パターンによって囲まれる開口ＣＯ２と重なる。

図５、図６に表れているように、シャント側第１インダクタＬ２１を構成する導体パターンで囲まれる開口と、シャント側第２インダクタＬ２２を構成する導体パターンで囲まれる開口との間にキャパシタ用導体パターン３１，３２が介在するため、シャント側第１インダクタＬ２１とシャント側第２インダクタＬ２２との磁界結合は抑制される。つまり、図１に示す相互インダクタンスＭ２１２２は非常に小さい。同様に、シリーズ側第１インダクタＬ１１を構成する導体パターンで囲まれる開口と、シリーズ側第２インダクタＬ１２を構成する導体パターンで囲まれる開口との間にキャパシタ用導体パターン３１，３２が介在するため、シリーズ側第１インダクタＬ１１とシリーズ側第２インダクタＬ１２との磁界結合は抑制される。つまり、図１に示す相互インダクタンスＭ１１１２は非常に小さい。

一方、キャパシタ用導体パターン３１，３２は、シリーズ側第１インダクタＬ１１とシャント側第１インダクタＬ２１との結合、及びシリーズ側第２インダクタＬ１２とシャント側第２インダクタＬ２２との結合を阻害しない。

以上に示した構造により、図１に示したように、シリーズ側第１インダクタＬ１１とシャント側第１インダクタＬ２１との結合により、相互インダクタンスＭ１１２１が生じ、シリーズ側第２インダクタＬ１２とシャント側第２インダクタＬ２２との結合により、相互インダクタンスＭ１２２２が生じる。上記相互インダクタンスＭ１１２１，Ｍ１２２２によって、シリーズ側インダクタＬ１１，Ｌ１２の合成インダクタンス及びシャント側インダクタＬ２１，Ｌ２２の合成インダクタンスの一部を担うことができる。相互インダクタンスは理想的なリアクタンスであるため、それぞれの合成インダクタンスのＱ値を高めることができる。また、相互インダクタンスによって置き換えられる分だけ、インダクタＬ１１，Ｌ１２，Ｌ２１，Ｌ２２形成用の導体パターンの経路長をそれぞれ短くできる。そのことによって、インダクタＬ１１，Ｌ１２，Ｌ２１，Ｌ２２それぞれのレジスタンス成分を小さくすることができ、それによる電力損失が抑えられる。

図５に表れているように、キャパシタ用導体パターン３２は接地端子ＧＮＤに接続される。つまり、キャパシタ用導体パターン３２は接地される。シャント側第１インダクタＬ２１を構成する導体パターンのうち、キャパシタＣ１に最接近する導体パターンは、キャパシタ用導体パターンのうち接地されない導体パターン３１に電気的に接続され、シャント側第２インダクタＬ２２を構成する導体パターンのうち、キャパシタＣ１に最近接する導体パターンは、キャパシタ用導体パターンのうち接地されない導体パターン３１に電気的に接続される。キャパシタ用導体パターン３１，３２は互いに絶縁体層の積層方向に対向することにより容量を形成している。

これら導体パターンが形成された絶縁体層Ｓ１〜Ｓ１３が積層されて、図３に示した積層体５０が構成される。図５に表れているように積層された状態で、下層からシリーズ側第１インダクタＬ１１、シャント側第１インダクタＬ２１、キャパシタＣ１、シャント側第２インダクタＬ２２及びシリーズ側第２インダクタＬ１２が順に積層された構造となる。

図１において、キャパシタＣ１１は、シリーズ側第１インダクタＬ１１及びシリーズ側第２インダクタＬ１２と、キャパシタ用導体パターン３１，３２との間に生じる寄生キャパシタンスを表している。図５に表れているように、シリーズ側第１インダクタＬ１１及びシリーズ側第２インダクタＬ１２が、キャパシタ用導体パターン３１，３２から離れていることにより、上記寄生キャパシタンスＣ１１は充分に抑制される。したがって、寄生キャパシタンスによるローパスフィルタ特性の不要な変化が回避される。また、シャント側第１インダクタＬ２１及びシャント側第２インダクタＬ２２が、キャパシタ用導体パターン３１，３２に近接していることにより、シャント側第１インダクタＬ２１及びシャント側第２インダクタＬ２２とキャパシタ用導体パターン３１，３２とを接続するための経路が短縮化され、その経路による等価直列インダクタンスESLが抑制される。また、シャント側第１インダクタＬ２１を構成する導体パターンとシャント側第２インダクタＬ２２を構成する導体パターンとの間の電位差は小さいため、このような導体パターン同士が近接することにより、意図しない寄生容量が抑制される。

また、本実施形態では、図５に表れているように、キャパシタ用導体パターン３１，３２のうち、接地される導体パターン３２がフィルタ素子１０１の実装面寄りの位置にあるので、フィルタ素子１０１の実装状態にかかわらず、キャパシタＣ１のキャパシタンスが安定化する。ここで実装面とは、例えばプリント配線基板などの外部回路要素に実装される面である。

また、本実施形態では、図５に表れているように、シャント側第１インダクタＬ２１とキャパシタ用導体パターン３１，３２との間隔と、シャント側第２インダクタＬ２２とキャパシタ用導体パターン３１，３２との間隔がほぼ同じである。そのため、シャント側第１インダクタＬ２１とキャパシタ用導体パターン３１，３２との間に生じる寄生容量と、シャント側第２インダクタＬ２２とキャパシタ用導体パターン３１，３２との間に生じる寄生容量とがほぼ等しくなり、並列接続される二つのインダクタＬ２１，Ｌ２２の特性を揃えることができる。

本実施形態では、図７に表れているように、キャパシタ用導体パターン３１とシャント側第２インダクタＬ２２とは層間接続導体（ビア）Ｖで接続されるが、その位置はコイル開口部の外側にある。そのため、シリーズ側第１インダクタＬ１１とシャント側第１インダクタＬ２１との間の結合に寄与する磁束の経路を上記層間接続導体が遮らないので、この層間接続導体が、シリーズ側第１インダクタＬ１１とシャント側第１インダクタＬ２１との間の結合係数を低下させることはない。同様に、上記層間接続導体が、シリーズ側第２インダクタＬ１２とシャント側第２インダクタＬ２２との間の結合係数を低下させることはない。

なお、図３では、単一のフィルタ素子として切り出して、各端子を形成した状態を示したが、これを製造する際には多数個取りする。すなわち、マザー状態の複数の基材の、縦横に配列された多数の区画にフィルタ素子形成用の導体パターンを形成し、それら基材の積層体を形成した後、素子毎に切り出して個片化する。

図５、図６に示したフィルタ素子１０１の構造により、キャパシタ用導体パターン３１，３２は絶縁体層Ｓ７を介して互いに対向する。このことによって、キャパシタ用導体パターン３１，３２でキャパシタＣ１（図１参照）が構成される。また、シリーズ側第１インダクタＬ１１とシャント側第１インダクタＬ２１とが磁界結合し、シリーズ側第２インダクタＬ１２とシャント側第２インダクタＬ２２とが磁界結合する。シャント側第１インダクタＬ２１とシャント側第２インダクタＬ２２との間にキャパシタ用導体パターン３１，３２が介在するので、シャント側第１インダクタＬ２１とシャント側第２インダクタＬ２２との磁界結合は抑制される。

図２３（Ａ）、図２３（Ｂ）は、本実施形態に対する比較例のフィルタ素子の断面図である。図２３（Ａ）に示す比較例のフィルタ素子と、図５に示したフィルタ素子１０１とは、キャパシタＣ１を形成するキャパシタ用導体パターン３１，３２の位置が異なる。図２３（Ａ）に示す比較例のフィルタ素子では、キャパシタＣ１をインダクタＬ１２，Ｌ２２，Ｌ２１，Ｌ１１の積層部分より外側に設けている。また、図２３（Ｂ）に示す比較例のフィルタ素子は、シャント側第１インダクタとシャント側第２インダクタとが並列接続されたものではなく、シャント側インダクタは単一のシャント側インダクタＬ２で構成されている。

図８は本実施形態のフィルタ素子１０１と上記比較例のフィルタ素子の特性を示す図である。ここで、Ｌ１はシリーズ側インダクタの合成自己インダクタンスであり、Ｌ２はシャント側インダクタの合成自己インダクタンスである。また、係数ｋは、シリーズ側インダクタンスＬ１とシャント側インダクタＬ２との結合係数である。比較例Ａは図２３（Ａ）に示した比較例のフィルタ素子、比較例Ｂは図２３（Ｂ）に示した比較例のフィルタ素子である。比較例Ａのシャント側インダクタは二つのインダクタＬ２１，Ｌ２２が並列接続されているため、この自己インダクタンスは比較例Ｂのシャント側インダクタＬ２の自己インダクタンスに比べて小さい。しかし、シャント側インダクタＬ２のインダクタンスは、シャント側第１インダクタＬ２１とシャント側第２インダクタＬ２２との相互インダクタンス分だけ加算された値となっている。これに対し、本実施形態のフィルタ素子では、シャント側第１インダクタＬ２１とシャント側第２インダクタＬ２２との間にキャパシタ用導体パターン３１，３２が存在するため、シャント側第１インダクタＬ２１とシャント側第２インダクタＬ２２間での磁界結合が遮断され、結合係数ｋは0.38に低下している。これに伴い、上記並列接続されたインダクタ間の相互インダクタンスの影響が小さくなり、シャント側インダクタＬ２のインダクタンスは、比較例Ａに比べて1.4nHだけ低下し、比率では、3.47 / 4.86 = 0.714 にまで低下している。

なお、シリーズ側第１インダクタＬ１１とシリーズ側第２インダクタＬ１２とについても、その間にキャパシタ用導体パターン３１，３２が介在するので、この二つのインダクタンスの並列接続によるインダクタンスの低減効果は高い。一方で、シリーズ側第１インダクタＬ１１とシャント側第１インダクタＬ２１やシリーズ側第２インダクタＬ１２とシャント側第２インダクタＬ２２の磁界結合は妨げられにくいため、それぞれにおける相互インダクタンスを維持できる。よって、本実施形態においては、Ｌ値が小さくかつＱ値の大きなフィルタ素子を実現することができる。

《第２の実施形態》
第２の実施形態では、キャパシタ用導体パターンが第１の実施形態で示したものとは異なるフィルタ素子の例を示す。

図９は第２の実施形態のフィルタ素子１０２の縦断面である。また、図１０はこのフィルタ素子１０２の複数の絶縁体層の平面図である。

図１０において、絶縁体層Ｓ１〜Ｓ１０の上面にはインダクタ用導体パターン及びキャパシタ用導体パターンが形成されている。図１０において絶縁体層Ｓ１ＢＳは、絶縁体層Ｓ１の下面の導体パターンについて表している。絶縁体層Ｓ１の下面、絶縁体層Ｓ１０の上面には入出力端子Ｐ１，Ｐ２、接地端子ＧＮＤ及び空き端子ＮＣが形成されている。絶縁体層Ｓ１，Ｓ２の上面にはシリーズ側第１インダクタＬ１１が形成されていて、絶縁体層Ｓ３，Ｓ４の上面にはシャント側第１インダクタＬ２１が形成されている。また、絶縁体層Ｓ６，Ｓ７の上面にはシャント側第２インダクタＬ２２が形成されていて、絶縁体層Ｓ８，Ｓ９の上面にはシリーズ側第２インダクタＬ１２が形成されている。そして、絶縁体層Ｓ５の上面にはキャパシタ用導体パターン３０が形成されている。図１０中の破線の丸は層間接続導体（ビア）である。

このように、シリーズ側第１インダクタＬ１１、シャント側第１インダクタＬ２１、シリーズ側第２インダクタＬ１２及びシャント側第２インダクタＬ２２はいずれも２層に分かれて形成されていて、その間は層間接続導体でそれぞれ接続されている。

シリーズ側第１インダクタＬ１１、シャント側第１インダクタＬ２１、シャント側第２インダクタＬ２２、シリーズ側第２インダクタＬ１２のいずれも矩形コイル状であり、コイル開口部を有する。そして、キャパシタ用導体パターン３０は、絶縁体層の積層方向から視て、シリーズ側インダクタＬ１１，Ｌ１２及びシャント側インダクタＬ２１，Ｌ２２のコイル開口部と重なる。

図９に表れているように、キャパシタ用導体パターン３０は接地端子ＧＮＤに接続される。つまり、キャパシタ用導体パターン３０は接地される。シャント側第１インダクタＬ２１を構成する導体パターンのうち、キャパシタ用導体パターン３０に最接近する導体パターンとキャパシタ用導体パターン３０との間に容量が形成され、シャント側第２インダクタＬ２２を構成する導体パターンのうち、キャパシタ用導体パターン３０に最接近する導体パターンとキャパシタ用導体パターン３０との間に容量が形成される。

本実施形態で示すように、キャパシタＣ１は、キャパシタ用導体パターン３０とシャント側インダクタの導体パターンとの間に生じる容量であってもよい。

《第３の実施形態》
第３の実施形態では、ローパスフィルタとして作用するフィルタ素子の後段に他のフィルタ回路が接続された回路について示す。

図１１（Ａ）はフィルタ素子１０１の後段に帯域阻止フィルタ２０１を接続した回路の回路図である。図１１（Ｂ）はフィルタ素子１０１内で生じる相互インダクタンスを回路素子として明示した回路図である。

図１２（Ａ）はフィルタ素子１０１の後段に帯域阻止フィルタ２０２を接続した回路の回路図である。図１２（Ｂ）はフィルタ素子１０１内で生じる相互インダクタンスを回路素子として明示した回路図である。

上記帯域阻止フィルタ２０１はインダクタＬ３とキャパシタＣ２との並列回路が信号経路にシリーズに接続された回路である。また、帯域阻止フィルタ２０２は、インダクタＬ３とキャパシタＣ２との並列回路が信号経路にシリーズに接続され、かつインダクタＬ４とキャパシタＣ３との直列接続回路が、信号経路とグランドとの間にシャントに接続された回路である。

図１１（Ａ）、図１２（Ａ）に示すように、シリーズ側第１インダクタＬ１１とシャント側第１インダクタＬ２１との結合により、相互インダクタンスＭ１１２１が生じ、シリーズ側第２インダクタＬ１２とシャント側第２インダクタＬ２２との結合により、相互インダクタンスＭ１２２２が生じる。

図１１（Ｂ）、図１２（Ｂ）において、相互インダクタンスＭは上記相互インダクタンスＭ１１２１，Ｍ１２２２を合成したものである。シリーズ側インダクタＬ１１，Ｌ１２の合成インダクタンスをＬ１とシャント側インダクタＬ２１，Ｌ２２の合成インダクタンスをＬ２、両者の結合係数をｋで表すと、相互インダクタンスＭは、Ｍ＝ｋ√（Ｌ１＊Ｌ２）の関係で表される。

図１１（Ｂ）、図１２（Ｂ）に表れているように負のインダクタンス（−Ｍ）は帯域阻止フィルタ２０１，２０２に直列接続される。

ここで、帯域阻止フィルタ２０１，２０２の直列インダクタンス成分をＬ(BSF) で表すと、上記負のインダクタンス（−Ｍ）の絶対値｜Ｍ｜はＬ(BSF) より小さくなければならない。

ところが、例えば携帯電話通信での2.3GHz以上のハイバンドを阻止する帯域阻止フィルタの直列インダクタンス成分は数nH程度といった小さな値である。一方、上述の負のインダクタンス（−Ｍ）の絶対値を小さくするためには、シリーズ側インダクタＬ１１，Ｌ１２とシャント側インダクタＬ２１，Ｌ２２のインダクタンスも自ずと小さな値であることが必要となる。既に示したとおり、本実施形態によれば、シリーズ側インダクタＬ１とシャント側インダクタＬ２のインダクタンスを効果的に小さくできるので、上述の阻止周波数帯域の高い帯域阻止フィルタが後段に接続される場合にも、帯域阻止フィルタの特性を阻害することがない。

また、本実施形態によれば、上記負のインダクタンスが帯域阻止フィルタに付与されることにより、帯域阻止フィルタの誘導性リアクタンスが低減される。ここで、この作用について図１３を基に説明する。図１３は帯域阻止フィルタを構成する並列共振回路のリアクタンスの周波数特性を示す図である。この図１３に表れているように、並列共振回路のリアクタンスは、共振周波数より十分低い周波数から、周波数が高くなるにつれ増加し、共振周波数付近で急峻に立ち上がる。また共振周波数より十分高い周波数から、周波数が低くなるにつれ減少し、共振周波数付近で急峻に立ち下がる。

したがって、上記のリアクタンス低減効果によって、帯域阻止フィルタの共振周波数をほとんど変えることなく、共振周波数より低い周波数領域の誘導性リアクタンスを低減し、共振周波数より高い周波数領域の誘導性リアクタンスの絶対値を高めることができる。これによって、帯域阻止フィルタの阻止帯域を広帯域化できる。

《第４の実施形態》
第４の実施形態では、シリーズ側インダクタの構成がこれまでに示したフィルタ素子とは異なるフィルタ素子の例を示す。

図１４は第４の実施形態に係るフィルタ素子１０４の回路図である。このフィルタ素子１０４は、シリーズ側インダクタＬ１が信号経路にシリーズに接続されている。また、並列接続されたインダクタＬ２１，Ｌ２２による並列回路とキャパシタＣ１との直列回路が、信号経路とグランドとの間にシャントに接続されている。

図１５はフィルタ素子１０４の縦断面図である。このフィルタ素子１０４は、下層からシリーズ側インダクタＬ１、シャント側第１インダクタＬ２１、キャパシタＣ１、及びシャント側第２インダクタＬ２２が順に積層された構造である。

図１５に表れているように、シャント側第１インダクタＬ２１を構成する導体パターンで囲まれる開口と、シャント側第２インダクタＬ２２を構成する導体パターンで囲まれる開口との間にキャパシタ用導体パターン３１，３２が介在するため、シャント側第１インダクタＬ２１とシャント側第２インダクタＬ２２との磁界結合は抑制される。つまり、図１４に示す相互インダクタンスＭ２１２２は非常に小さい。

一方、キャパシタ用導体パターン３１，３２は、シリーズ側インダクタＬ１とシャント側第１インダクタＬ２１との結合を阻害しないので、シリーズ側インダクタＬ１とシャント側第１インダクタＬ２１とは磁界結合し、図１４に示すように相互インダクタンスＭ１２１が生じる。

その他の構造は、第１の実施形態で示したフィルタ素子１０１と同様である。本実施形態のフィルタ素子においても、シャント側第１インダクタＬ２１とシャント側第２インダクタＬ２２との間にキャパシタ用導体パターン３１，３２が介在するので、シャント側第１インダクタＬ２１とシャント側第２インダクタＬ２２との磁界結合は抑制され、この二つのインダクタを並列接続したことによるインダクタンスの低減効果が高まる。また、シリーズ側インダクタＬ１とシャント側第１インダクタＬ２１とが磁界結合していることにより、シリーズ側インダクタＬ１自体のＱ値を高めることができる。

《第５の実施形態》
第５の実施形態では、シャント側インダクタの構成がこれまでに示したフィルタ素子とは異なるフィルタ素子の例を示す。

図１６は第５の実施形態に係るフィルタ素子１０５の回路図である。このフィルタ素子１０５は、並列接続されたインダクタＬ１１，Ｌ１２による並列回路が信号経路にシリーズに接続されている。また、シャント側インダクタＬ２とキャパシタＣ１との直列回路が、信号経路とグランドとの間にシャントに接続されている。

図１７はフィルタ素子１０５の縦断面図である。このフィルタ素子１０５は、下層からシャント側インダクタＬ２、シリーズ側第１インダクタＬ１１、キャパシタＣ１、及びシリーズ側第２インダクタＬ１２が順に積層された構造である。

シャント側インダクタＬ２とシリーズ側第１インダクタＬ１１とは磁界結合し、図１６に示すように相互インダクタンスＭ１１２が生じる。

その他の構造は、第１の実施形態で示したフィルタ素子１０１と同様である。本実施形態のフィルタ素子においては、シリーズ側第１インダクタＬ１１とシリーズ側第２インダクタＬ１２との間にキャパシタ用導体パターン３１，３２が介在するので、シリーズ側第１インダクタＬ１１とシリーズ側第２インダクタＬ１２との磁界結合は抑制され、この二つのインダクタを並列接続したことによるインダクタンスの低減効果が高まる。また、シリーズ側第１インダクタＬ１１とシャント側インダクタＬ２が磁界結合していることにより、シリーズ側第１インダクタＬ１１自体のＱ値を高めることができる。

《第６の実施形態》
第６の実施形態では、信号経路とグランドとの間に接続される、シャント側インダクタとキャパシタとの接続関係が、これまでに示した例とは異なるフィルタ素子について示す。

図１８は第６の実施形態に係るフィルタ素子１０６の回路図である。このフィルタ素子１０６は、シリーズ側インダクタＬ１が信号経路にシリーズに接続されている。また、並列接続されたインダクタＬ２１，Ｌ２２とキャパシタＣ１との直列回路が、信号経路とグランドとの間にシャントに接続されている。

図１９はフィルタ素子１０６の縦断面図である。このフィルタ素子１０６は、下層からシリーズ側インダクタＬ１、シャント側第１インダクタＬ２１、キャパシタＣ１、及びシャント側第２インダクタＬ２２が順に積層された構造である。

シリーズ側インダクタＬ１とシャント側第１インダクタＬ２１とは磁界結合し、図１８に示すように相互インダクタンスＭ１２１が生じる。

その他の構造は、第１の実施形態で示したフィルタ素子１０１と同様である。本実施形態のフィルタ素子においては、シャント側第１インダクタＬ２１とシャント側第２インダクタＬ２２との間にキャパシタ用導体パターン３１，３２が介在するので、シャント側第１インダクタＬ２１とシャント側第２インダクタＬ２２との磁界結合は抑制され、この二つのインダクタを並列接続したことによるインダクタンスの低減効果が高まる。また、シリーズ側インダクタＬ１とシャント側第１インダクタＬ２１が磁界結合していることにより、シリーズ側インダクタＬ１自体のＱ値を高めることができる。

《第７の実施形態》
第７の実施形態では、特に、キャパシタ用導体パターンの大きさとコイル開口の大きさとの関係について示す。図２０（Ａ）、図２０（Ｂ）、図２０（Ｃ）は、各インダクタのコイル開口に対するキャパシタ用導体パターン３１，３２の大きさの違いについて示す図である。

図２０（Ａ）は図５に示したフィルタ素子１０１と同じ例である。このフィルタ素子では、キャパシタ用導体パターン３１，３２は、シリーズ側第１インダクタＬ１１、シリーズ側第２インダクタＬ１２、シャント側第１インダクタＬ２１、及びシャント側第２インダクタＬ２２のコイル開口ＣＯ１，ＣＯ２の一部を覆う。図２０（Ｂ）に示すフィルタ素子では、キャパシタ用導体パターン３１，３２は、上記コイル開口ＣＯ１，ＣＯ２の全体を覆う。また、図２０（Ｃ）に示すフィルタ素子では、キャパシタ用導体パターン３１，３２は、シリーズ側第１インダクタＬ１１、シリーズ側第２インダクタＬ１２、シャント側第１インダクタＬ２１、及びシャント側第２インダクタＬ２２の全体を覆う。

図２０（Ａ）に示したように、キャパシタ用導体パターン３１，３２が、各インダクタのコイル開口ＣＯ１，ＣＯ２の一部を覆うだけでも、シャント側第１インダクタＬ２１とシャント側第２インダクタＬ２２との結合を抑制する効果がある。シリーズ側第１インダクタＬ１１とシリーズ側第２インダクタＬ１２との結合を抑制する効果についても同様である。

インダクタ間の不要結合を抑制する点では、上記キャパシタ用導体パターン３１，３２は、図２０（Ｂ）に示すように、コイル開口ＣＯ１，ＣＯ２の全体を覆っていることがより好ましい。また、図２０（Ｃ）に示すように、各インダクタの全体を覆っていることが更に好ましい。

《第８の実施形態》
第８の実施形態では、特に、３層以上のキャパシタ用導体パターンでキャパシタが構成されたフィルタ素子について示す。図２１（Ａ）、図２１（Ｂ）は、キャパシタ用導体パターンの構成を示す図である。

図２１（Ａ）に示す例では、キャパシタ用導体パターン３１Ａ，３１Ｂの間にキャパシタ用導体パターン３２が挟まれている。キャパシタ用導体パターン３１Ａ，３１Ｂは層間接続導体を介して接続されていて、且つ層間接続導体を介してシャント側第１インダクタＬ２１及びシャント側第２インダクタＬ２２に接続されている。キャパシタ用導体パターン３２は接地されている。

図２１（Ｂ）に示す例では、キャパシタ用導体パターン３２Ａ，３２Ｂの間にキャパシタ用導体パターン３１が挟まれている。キャパシタ用導体パターン３１は層間接続導体を介してシャント側第１インダクタＬ２１及びシャント側第２インダクタＬ２２に接続されている。キャパシタ用導体パターン３２Ａ，３２Ｂは接地されている。

図２１（Ａ）、図２１（Ｂ）に示した構造と同様にして、３層以上のキャパシタ用導体パターンを交互に配置してキャパシタを構成してもよい。

本実施形態で示すように、キャパシタＣ１は３層以上のキャパシタ用導体パターンで構成されていてもよい。この構造により、限られた小さな平面積で所定のキャパシタンスを構成できる。また、等価直列インダクタンスESLが効果的に低減される。

最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形及び変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。

例えば、以上に示した各実施形態で示したフィルタ素子の断面図では、複数の絶縁体層の片方に寄せてインダクタ及びキャパシタを形成したが、絶縁体層の外周に沿ってインダクタの導体パターンが形成されていてもよい。

また、以上に示した各実施形態では、シリーズ側第１インダクタＬ１１及びシリーズ側第２インダクタＬ１２を構成する導体パターンによって囲まれる第１開口ＣＯ１と、シャント側第１インダクタＬ２１及びシャント側第２インダクタＬ２２を構成する導体パターンによって囲まれる第２開口ＣＯ２の大きさは同じであり、かつ絶縁体層の積層方向から視て全体が重なっているが、上記開口ＣＯ１，ＣＯ２の大きさは異なっていてもよいし、第１開口ＣＯ１と第２開口ＣＯ２とが部分的に重なっていてもよい。

また、以上に示した各実施形態では、シリーズ側第１インダクタＬ１１、シャント側第１インダクタＬ２１、シャント側第２インダクタＬ２２、シリーズ側第２インダクタＬ１２のいずれも巻回軸が同軸関係にあったが、これらの巻回軸は互いに異なっていてもよい。

更に、本実施形態における素子は、以下に示すフォトリソグラフィ工程によって作られてもよい。まず、スクリーン印刷によって、絶縁ペーストを塗布することで形成された絶縁性基材の上に、感光性導電ペーストを塗布し、フォトリソグラフィ工程によって、それぞれの絶縁性基材上にコイル用導体パターン又はキャパシタ用導体パターンと端子用導体パターンとを形成する。次に、感光性絶縁ペーストをスクリーン印刷し、開口及びビアホール（ビア導体形成のための開口）を形成する。この感光性絶縁ペーストも絶縁性基材を形成する。その後、感光性導電ペーストをスクリーン印刷し、フォトリソグラフィ工程によって、コイル用導体パターン又はキャパシタ用導体パターンと端子用導体パターンとを形成する。これにより、端子用導体パターンは上記開口内に形成され、ビア導体はビアホールに形成され、コイル用導体パターン又はキャパシタ用導体パターンは絶縁ペースト上に形成される。上記工程を繰り返すことで、素子における各端子は、複数の積層された端子用導体パターンで構成されるため、全ての絶縁性基材が端子用導体パターンを備える。

上記導体パターンの形成方法はこれに限らず、例えば、導体パターン形状に開口したスクリーン版によって導体ペーストを印刷することで、導体パターンを形成してもよい。また、外部電極の形成方法もこれに限らず、例えば、積層した素体に対して導体ペーストのディッピングやスパッタリングによって端子電極を形成してもよく、さらにその表面にめっき加工を施してもよい。

Ｃ１，Ｃ２，Ｃ３…キャパシタ
Ｃ１１…キャパシタ（寄生キャパシタンス）
ＣＯ１…第１開口
ＣＯ２…第２開口
ＧＮＤ…接地端子
Ｌ１…シリーズ側インダクタ
Ｌ１１…シリーズ側第１インダクタ
Ｌ１２…シリーズ側第２インダクタ
Ｌ２…シャント側インダクタ
Ｌ２１…シャント側第１インダクタ
Ｌ２２…シャント側第２インダクタ
Ｌ３，Ｌ４…インダクタ
Ｍ…相互インダクタンス
Ｍ１１２，Ｍ１１２１，Ｍ１２１，Ｍ１２２２…相互インダクタンス
ＮＣ…空き端子
Ｐ１…第１入出力端子
Ｐ２…第２入出力端子
Ｓ１〜Ｓ１３…絶縁体層
３０，３１，３２…キャパシタ用導体パターン
３１Ａ，３１Ｂ，３２Ａ，３２Ｂ…キャパシタ用導体パターン
５０…積層体
１０１，１０２，１０４〜１０６…フィルタ素子
２０１，２０２…帯域阻止フィルタ

Claims

第１入出力端子、第２入出力端子、接地端子を備え、前記第１入出力端子と前記第２入出力端子の間にシリーズに接続されるシリーズ側インダクタと、前記第１入出力端子と前記第２入出力端子の間と接地端子との間にシャントに接続されるシャント側インダクタと、前記シャント側インダクタに直列接続されるキャパシタと、を備え、
複数の絶縁体層と、当該絶縁体層に沿って形成された複数の導体パターンと、前記絶縁体層内に形成された複数の層間接続導体と、を含んで積層体が構成され、
前記キャパシタは、前記複数の導体パターンのうち、互いに異なる層に形成された導体パターン間に生じる容量で構成され、
前記シリーズ側インダクタは、前記複数の導体パターンのうち１層以上の前記導体パターンで構成されて、前記絶縁体層の積層方向に沿った軸の回りに巻回され、前記積層方向から視て、前記シリーズ側インダクタを構成する前記導体パターンによって囲まれる、第１開口を有し、
前記シャント側インダクタは、前記複数の導体パターンのうち１層以上の前記導体パターンで構成されて、前記積層方向に沿った軸の回りに巻回され、前記積層方向から視て、前記シャント側インダクタを構成する前記導体パターンによって囲まれる、第２開口を有し、
前記シャント側インダクタは互いに並列接続された、シャント側第１インダクタ及びシャント側第２インダクタで構成され、
前記キャパシタを構成する少なくとも１つの前記導体パターンは、前記積層方向から視て、前記第１開口及び前記第２開口と重なり、
前記キャパシタは、前記積層方向で、前記シャント側第１インダクタと前記シャント側第２インダクタとで挟まれ、
前記シリーズ側インダクタと前記シャント側第１インダクタとは磁界結合し、
前記シャント側第１インダクタは、前記積層方向に、前記キャパシタと前記シリーズ側インダクタとで挟まれた、
フィルタ素子。
前記複数の導体パターンは、前記キャパシタの一部を構成するとともに接地される導体パターンと、前記キャパシタの一部を構成するとともに接地されない導体パターンとを含み、
前記シャント側第１インダクタを構成する導体パターンのうち、前記キャパシタに最近接する導体パターンが、前記キャパシタを構成する導体パターンのうち接地されない導体パターンに電気的に接続され、
前記シャント側第２インダクタを構成する導体パターンのうち、前記キャパシタに最近接する導体パターンが、前記キャパシタを構成する導体パターンのうち接地されない導体パターンに電気的に接続された、
請求項１に記載のフィルタ素子。
第１入出力端子、第２入出力端子、接地端子を備え、前記第１入出力端子と前記第２入出力端子の間にシリーズに接続されるシリーズ側インダクタと、前記第１入出力端子と前記第２入出力端子の間と接地端子との間にシャントに接続されるシャント側インダクタと、前記シャント側インダクタに直列接続されるキャパシタと、を備え、
複数の絶縁体層と、当該絶縁体層に沿って形成された導体パターンと、前記絶縁体層内に形成された複数の層間接続導体と、を含んで積層体が構成され、
前記キャパシタは、前記複数の導体パターンのうち、互いに異なる層に形成された導体パターン間に生じる容量で構成され、
前記シリーズ側インダクタは、前記複数の導体パターンのうち１層以上の前記導体パターンで構成されて、前記絶縁体層の積層方向に巻回され、前記積層方向から視て、前記シリーズ側インダクタを構成する複数の導体パターンによって囲まれる、第１開口を有し、
前記シャント側インダクタは、前記複数の導体パターンのうち１層以上の前記導体パターンで構成されて、前記積層方向に巻回され、前記積層方向から視て、前記シャント側インダクタを構成する複数の導体パターンによって囲まれる、第２開口を有し、
前記シリーズ側インダクタは互いに並列接続された、シリーズ側第１インダクタ及びシリーズ側第２インダクタで構成され、
前記キャパシタを構成する少なくとも１つの前記導体パターンは、前記積層方向から視て、前記第１開口及び前記第２開口と重なり、
前記キャパシタは、前記絶縁体層及び前記導体パターンの前記積層方向で、前記シリーズ側第１インダクタと前記シリーズ側第２インダクタとで挟まれ、
前記シャント側インダクタと前記シリーズ側第１インダクタとは磁界結合し、
前記シリーズ側第１インダクタは、前記積層方向に、前記キャパシタと前記シャント側インダクタとで挟まれた、
フィルタ素子。
前記複数の導体パターンは、前記キャパシタの一部を構成するとともに接地される導体パターンと、前記キャパシタの一部を構成するとともに接地されない導体パターンとを含み、
前記シリーズ側第１インダクタを構成する導体パターンのうち、前記キャパシタに最近接する導体パターンが、前記キャパシタを構成する導体パターンのうち接地されない導体パターンに電気的に接続され、
前記シリーズ側第２インダクタを構成する導体パターンのうち、前記キャパシタに最近接する導体パターンが、前記キャパシタを構成する導体パターンのうち接地されない導体パターンに電気的に接続された、
請求項３に記載のフィルタ素子。
前記シリーズ側インダクタは、互いに並列接続された、シリーズ側第１インダクタ及びシリーズ側第２インダクタで構成され、
前記キャパシタは、前記積層方向で、前記シリーズ側第１インダクタと前記シリーズ側第２インダクタとで挟まれ、
前記シリーズ側第１インダクタと前記シャント側第１インダクタとは磁界結合し、
前記シリーズ側第２インダクタと前記シャント側第２インダクタとは磁界結合する、
請求項１又は２に記載のフィルタ素子。
前記キャパシタは、前記複数の導体パターンのうち、前記積層方向に互いに対向する２つ以上の面上の導体パターンで構成される、請求項１から５のいずれかに記載のフィルタ素子。
前記キャパシタは、前記複数の導体パターンのうち、前記シリーズ側インダクタ及び前記シャント側インダクタの導体パターンと、前記シリーズ側インダクタ及び前記シャント側インダクタの導体パターンとの間で容量を形成する導体パターンとで構成される、請求項１から５のいずれかに記載のフィルタ素子。
前記キャパシタを構成する少なくとも１つの前記導体パターンは、前記積層方向から視て、前記第１開口及び前記第２開口の全体を覆う、請求項６又は７に記載のフィルタ素子。
前記キャパシタを構成する少なくとも１つの前記導体パターンは、前記積層方向から視て、前記シリーズ側インダクタを構成する前記導体パターン及び前記シャント側インダクタを構成する前記導体パターンの全体を覆う、請求項６又は７に記載のフィルタ素子。
前記積層体の、前記積層方向の一方の面は実装面であり、
前記実装面は外部回路要素に実装される面であり、
前記キャパシタを構成する導体パターンのうち前記接地される導体パターンは前記実装面に最も近い、請求項２又は４に記載のフィルタ素子。
前記複数の層間接続導体のうち、前記シャント側インダクタを構成する導体パターンと前記キャパシタを構成する導体パターンとを接続する層間接続導体は、前記第１開口及び前記第２開口の外側に位置する、請求項１から１０のいずれかに記載のフィルタ素子。