WO2014141559A1 - インダクタ素子及びｌｃフィルタ - Google Patents

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WO2014141559A1
WO2014141559A1 PCT/JP2013/084009 JP2013084009W WO2014141559A1 WO 2014141559 A1 WO2014141559 A1 WO 2014141559A1 JP 2013084009 W JP2013084009 W JP 2013084009W WO 2014141559 A1 WO2014141559 A1 WO 2014141559A1
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inductor
layer
capacitor
filter
flat
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PCT/JP2013/084009
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English (en)
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Inventor
岸本健
Original Assignee
株式会社村田製作所
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/09—Filters comprising mutual inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F17/0013—Printed inductances with stacked layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F17/0013—Printed inductances with stacked layers
    • H01F2017/0026—Multilayer LC-filter

Definitions

  • the present invention relates to a high-frequency inductor element capable of obtaining a high Q value, and an LC filter including the same.
  • Patent Document 1 describes a laminated LC filter used for communication equipment such as a mobile phone.
  • the LC filter described in Patent Document 1 is a three-stage filter in which three resonators are electrically connected to each other via a coupling capacitor.
  • a lead pattern is electrically connected, and the distance between the input / output lead pattern and the ground pattern in the stacking direction is determined by the inductance of the via hole. It is shorter than the length.
  • the inductance formed by a part of the inductor to which the lead pattern is connected is added to the parallel resonant circuit composed of the mutual inductance generated between the inductors and the coupling capacitor, so that the attenuation pole on the high frequency side of the center frequency is added.
  • the LC filter which can adjust the attenuation pole in the high frequency side of a center frequency is realized.
  • the frequency of use is diversifying in communication devices such as mobile phones. For this reason, it is necessary to form a filter circuit that allows passage of a specific frequency band. Since the attenuation pole can be brought close to the center frequency by the LC filter described in Patent Document 1, it is possible to realize characteristics such that steep attenuation can be obtained at the end of the specific frequency band (pass band).
  • the attenuation characteristic can be sharpened by increasing the inductance formed by a part of the inductor connected to the lead pattern, but the attenuation in the passband also increases. Insertion loss increases. For this reason, in order to suppress an increase in loss, it is necessary to increase the inductance of the inductor and increase the Q value. However, in order to increase the inductance of the inductor, the via hole constituting the inductor is thickened. Etc. need to be changed. As a result, the element size inevitably tends to increase. For this reason, when there is an upper limit in the element size, there is a problem that the insertion loss must be sacrificed to some extent.
  • an object of the present invention is to provide a high-frequency inductor element capable of obtaining a high Q value by reducing the internal resistance, and an LC filter including the same.
  • An inductor element includes a first inductor connected between an input end and an output end, and a second inductor connected in parallel to the first inductor, wherein the first inductor and the first inductor
  • the two inductors are characterized in that they are formed so as to be magnetically coupled in the direction of strengthening the coupling.
  • the inductance of the inductor element becomes higher by the mutual inductance than the total inductance of the first inductor and the second inductor.
  • the internal resistance component per unit length of the inductance can be reduced in the inductor element. That is, a high Q value can be obtained due to high inductance and low resistance.
  • first inductor and the second inductor have the same inductance.
  • the inductance of the inductor element can be further increased.
  • a coil which forms the first inductor comprising: a laminate in which a plurality of insulator layers are laminated; and a coil pattern which is provided on the plurality of insulator layers and forms each of the first inductor and the second inductor.
  • the pattern and the coil pattern forming the second inductor have the same number of coil turns and an opening diameter, and the opening of the coil pattern overlaps in the stacking direction of the insulator layer, and the first inductor and the second inductor
  • the inductor is preferably wound so that a magnetic flux generated when a current flows is in the same direction.
  • the coupling coefficient can be increased.
  • mutual inductance can be increased, high inductance and low resistance can be obtained, and a high Q value can be obtained.
  • the LC filter according to the present invention is an LC filter including the inductor element, wherein the inductor element is provided in a signal line connecting an input unit and an output unit, and a first end is connected to one end of the inductor element. And a capacitor having a second end grounded.
  • LPF low-loss low-pass filter
  • a laminate in which a plurality of insulator layers are laminated, a coil pattern and via conductors that are provided in the plurality of insulator layers and form the first inductor and the second inductor, and a capacitor in which the second end is grounded A flat conductor and a ground conductor, the coil pattern and via conductor forming the first inductor and the second inductor, and the flat conductor forming the capacitor whose second end is grounded , Being connected to a plate electrode forming a capacitor surrounded by the ground conductor in the stacking direction of the insulator layer and having the second end grounded from a connection point of the first inductor and the second inductor, Is composed of a plate electrode that forms a grounded capacitor and the ground conductor, and a connection point between the first inductor and the second inductor is The other end that is connected to the input end and is not the connection point of the first inductor and the second inductor is connected to a plate electrode that forms a capacitor with the second end grounded, and the second end
  • the LC filter according to the present invention is an LC filter including the inductor element, wherein a first end of the inductor element is connected to a signal line connecting the input unit and the output unit, and a second end is grounded. A capacitor provided in the signal line is provided.
  • the LC filter according to the present invention is an LC filter including the inductor element, wherein an LC series circuit provided in a signal line connecting an input unit and an output unit, one end of which is connected to the signal line, and the inductor And an LC parallel circuit including an element and a capacitor.
  • BPF low-loss bandpass filter
  • the enclosed structure is preferred.
  • the coil pattern forming the first inductor and the coil pattern forming the second inductor have the same number of coil turns and an opening diameter, and the opening of the coil pattern overlaps in the stacking direction of the insulator layer,
  • the first inductor and the second inductor are preferably wound so that the magnetic flux generated when a current flows is in the same direction.
  • the coupling coefficient can be increased.
  • mutual inductance can be increased, high inductance and low resistance can be obtained, and a high Q value can be obtained.
  • an inductor element having a high Q value can be realized. Further, by using the inductor element, a low-loss LC filter can be realized.
  • LPF low-pass filter
  • FIG. 1 is an equivalent circuit diagram showing a circuit configuration of the LPF according to the first embodiment.
  • the LPF 1 includes a parallel circuit including a first inductor 11, a second inductor 12, and a capacitor C11 that constitute an inductor element according to the present invention. This parallel circuit is provided in a signal line between the input terminal IN and the output terminal OUT.
  • the LPF 1 includes a capacitor C12 having a first end connected to the output terminal OUT and a second end connected to the ground.
  • first inductor 11 and the second inductor 12 are magnetically coupled (M-coupled) in a direction that enhances the mutual coupling.
  • the first inductor 11 and the second inductor 12 have the same coil length, the same inductance, and the same internal resistance.
  • the LPF 1 can obtain a high Q value.
  • the inductance of the first inductor 11 is L1
  • the inductance of the second inductor 12 is L2
  • the combination of the first inductor 11 and the second inductor 12 at this time is considered.
  • the inductance of the inductor is L / 2.
  • the inductance of the signal line of the first inductor 11 between the connection points P1 and P2 is L + M
  • the signal of the second inductor 12 The line inductance is also L + M. Therefore, the combined inductance between the connection points P1 and P2 is (L + M) / 2. That is, the inductance of the inductor of LPF 1 is higher by M / 2 than the inductor in the case where the first inductor 11 and the second inductor 12 connected in parallel are not magnetically coupled.
  • the inductances of the first inductor 11 and the second inductor 12 are preferably the same.
  • the internal resistance of the first inductor 11 is R1
  • the internal resistance of the inductor in LPF1 is R / 2. Since the inductance of the inductor of the LPF 1 according to the first embodiment is higher than that in the case where the first inductor 11 and the second inductor 12 are not magnetically coupled, the first inductor necessary for obtaining a predetermined inductance and The coil length of the second inductor can be shortened. For this reason, the internal resistance of the inductor in LPF 1 can be reduced.
  • the inductor in the LPF 1 since the inductor in the LPF 1 has a high inductance and a low internal resistance, the LPF 1 having a high Q value and a low loss can be realized.
  • FIG. 2 is a conceptual diagram showing a cross-sectional structure of the LPF 1 according to the first embodiment.
  • the LPF 1 has a laminated body 1A in which a plurality of insulating layers are laminated, for example.
  • Ground conductors GND1 and GND2 are formed on the outermost layer of the multilayer body 1A.
  • the ground conductor GND1 side is referred to as an upward direction
  • the ground conductor GND2 side is referred to as a downward direction.
  • Flat conductors 101 and 102 are respectively formed on the two insulator layers close to the ground conductors GND1 and GND2. The flat conductors 101 and 102 are connected to the output terminal OUT of the LPF 1.
  • the capacitor C11 shown in FIG. 1 is a capacitance formed between the flat conductors 101 and 102.
  • the capacitor C11 shown in FIG. Further, the capacitor C12 shown in FIG. 1 includes a capacitance formed between the ground conductor GND1 and the flat conductor 101 and between the ground conductor GND2 and the flat conductor 102.
  • GND1 ground conductor
  • GND2 ground conductor
  • the first inductor 11, the second inductor 12, and the capacitors C11 and C12 are surrounded by the outermost ground conductors GND1 and GND2 in the stacking direction. It will be in the state shielded by the conductors GND1 and GND2. As a result, it is possible to prevent the filter portion from being connected to other wirings or mounted parts, and to improve the degree of freedom of arrangement of the LPF 1.
  • a helical first inductor 11 and a second inductor 12 are formed between the flat conductors 101 and 102.
  • the first inductor 11 and the second inductor 12 are formed by coil patterns and via conductors provided in each insulator layer sandwiched between the flat plate conductors 101 and 102.
  • the first end of the first inductor 11 is connected to the flat conductor 101, and the second end is connected to the first end of the second inductor 12.
  • a second end of the second inductor 12 is connected to the flat conductor 102.
  • a connection point P1 between the first inductor 11 and the second inductor 12 is connected to the input terminal IN.
  • the first inductor 11 and the second inductor 12 are connected to the output terminal OUT via the flat conductor 101 and the flat conductor 102.
  • the first inductor 11 and the second inductor 12 form a parallel circuit between the input terminal IN and the output terminal OUT. Then, the current input from the input terminal IN flows to the output terminal OUT along the paths A and B in FIG.
  • the connection point P1 is located approximately at the center between the flat conductors 101 and 102. Thereby, the first inductor 11 and the second inductor 12 have the same coil length.
  • the first inductor 11 and the second inductor 12 have the same number of turns and are formed so that the diameters of the coil openings are the same when the coil is viewed from the winding direction. Thereby, the inductances of the first inductor 11 and the second inductor 12 are the same.
  • the coil winding direction of the first inductor 11 when viewed upward from the connection point P1 is the same as the coil winding direction of the second inductor 12 when viewed downward from the connection point P1.
  • the coil pattern and via conductor of each layer are formed. That is, when a current flows from the input terminal IN to the first inductor 11 and the second inductor 12 through the connection point P1, the current flowing through the first inductor 11 flows upward from the connection point P1 in the figure. The current flowing through the inductor 12 flows downward.
  • connection point P1 is the starting point of winding of the coil
  • the first inductor 11 and the second inductor 12 are wound in opposite directions, so that the magnetic flux generated by the current flowing through the first inductor 11 and the second inductor 12 is The same direction. For this reason, the first inductor 11 and the second inductor 12 are magnetically coupled in a direction that enhances the coupling.
  • FIG. 4 and FIG. 5 are laminate diagrams of a laminate for explaining the structure of the LPF 1 according to the first embodiment.
  • the laminated body 1A included in the LPF 1 is formed by laminating 26 dielectric layers, and each dielectric layer is formed with a predetermined electrode pattern for configuring the LPF 1 and via electrodes connecting the layers. ing.
  • the via electrode is represented by a circle mark shown in each layer.
  • the uppermost layer serving as the top surface of the laminate will be referred to as a first layer PL1, and the numerical value will increase as it goes to the lower layer side, and the lowermost layer will be described as a 26th layer PL26.
  • Element mounting electrodes for mounting necessary elements such as switch elements are formed on the top surface of the first layer PL1, which is the uppermost layer, that is, the top surface of the laminated body 1A. One of them becomes the input terminal IN.
  • the third layer PL3, and the fourth layer PL4 routing electrode patterns E1, E2, and E3 connected to the input terminal IN are formed.
  • an inner layer ground conductor GND1 is formed on substantially the entire surface.
  • the fifth layer PL5 is provided with a via electrode E4 formed so as to avoid the ground conductor GND1.
  • the sixth layer PL6, the seventh layer PL7, the eighth layer PL8, the ninth layer PL9, the tenth layer PL10, the eleventh layer PL11, the twelfth layer PL12 and the thirteenth layer PL13 include via electrodes E5, E6, E7, E8, E9, E10, E11, E12 are formed.
  • the via electrodes E4 to E12 are connected in order.
  • a linear electrode pattern 11A constituting the first inductor 11 is formed in the 14th layer PL14.
  • a via electrode E12 formed in the thirteenth layer PL13 is connected to one end of the linear electrode pattern 11A.
  • a connection point between the via electrode E12 and the linear electrode pattern 11A is a connection point P1 shown in FIG. Note that a via electrode E13 that is electrically connected to the electrode pattern formed in the fifteenth layer PL15 is formed at a position that becomes the connection point P1.
  • linear electrode patterns 11A, 11B, 11C, 11D, and 11E that constitute the first inductor 11 are formed, respectively.
  • the linear electrode patterns 11A to 11E are connected in order so as to be wound toward the upper layer. Thereby, the first inductor 11 is formed.
  • a via electrode E14 is formed in the ninth layer PL9.
  • a via electrode E15 and a flat electrode pattern E16 that is electrically connected to the via electrode E15 are formed.
  • the flat electrode pattern E16 forms a capacitor C12 with the ground conductor GND1 formed in the fifth layer PL5.
  • the flat electrode pattern E16 includes a linear electrode pattern formed on the tenth layer PL10 via a via electrode E15 formed on the eighth layer PL8 and a via electrode E14 formed on the ninth layer PL9.
  • One end of 11E that is, one end of the first inductor 11 is connected. Accordingly, the first inductor 11 has a configuration in which one end is connected to the capacitor C12.
  • the 15th layer PL15, the 16th layer PL16, the 17th layer PL17, the 18th layer PL18, and the 19th layer PL19 are formed with linear electrode patterns 12A, 12B, 12C, 12D, and 12E that constitute the second inductor 12. ing.
  • a via electrode E13 formed in the fourteenth layer PL14 is connected to the linear electrode pattern 12A formed in the fifteenth layer PL15.
  • the linear electrode patterns 12A to 12E are connected in order toward the lower layer. Thereby, the second inductor 12 connected in series with the first inductor 11 is formed.
  • the linear electrode patterns 12A to 12E are formed so that the winding direction is the same as that of the linear electrode patterns 11A to 11E.
  • a via electrode E17 is formed in the 20th layer PL20.
  • a flat electrode pattern E18 is formed on the twenty-first layer PL21.
  • An inner layer ground conductor GND2 is formed on substantially the entire surface of the twenty-fourth layer PL24.
  • the flat electrode pattern E18 forms a capacitor C12 with the ground conductor GND2.
  • a linear electrode pattern 12E formed on the 19th layer PL19, that is, one end of the second inductor 12 is connected to the flat electrode pattern E18 through a via electrode E17 formed on the 20th layer PL20.
  • the second inductor 12 has a configuration in which one end thereof is connected to the capacitor C12.
  • a via electrode E19 that is electrically connected to the flat electrode pattern E16 is formed. Further, via conductors E20, E21, E22, E23, and E24 are formed in the ninth layer PL9, the tenth layer PL10, the eleventh layer PL11, the twelfth layer PL12, and the thirteenth layer PL13. The 14th layer PL14, the 15th layer PL15, the 16th layer PL16, the 17th layer PL17, the 18th layer PL18, and the 19th layer PL19 are formed with lead electrode patterns E25, E26, E27, E28, E29, and E30. Has been. A via electrode E31 is formed in the twentieth layer PL20.
  • the flat electrode pattern E16 formed on the eighth layer PL8 and constituting the capacitor C12, and the flat electrode pattern E18 formed on the twenty-first layer PL21 and constituting the capacitor C12 are the via electrodes E19 to E24, the lead electrode pattern. Connection is made through E25 to E30 and via electrode E31.
  • the 22nd layer PL22, the 23rd layer PL23, and the 25th layer PL25 are appropriately provided with routing electrode patterns, and the 26th layer PL26 is formed with port electrodes for external connection in a predetermined arrangement. ing.
  • the LPF 1 is formed by laminating 26 dielectric layers.
  • FIG. 6 is a diagram illustrating a simulation result obtained by measuring the Q value of the inductor according to the first embodiment.
  • FIG. 6 shows the result of measuring the Q value when an LC parallel resonant circuit composed of a 2 nH first inductor 11 and a second inductor 12 is used.
  • FIG. 6 shows a simulation result obtained by measuring the Q value of one inductor having the same inductance as the combined inductance of the first inductor 11 and the second inductor 12 according to the first embodiment.
  • the Q value (broken line in the figure) when using the inductor according to the first embodiment is higher than the proportionality (solid line in the figure) when using one inductor. Recognize.
  • the internal resistance of each inductor is 1.0 ⁇ per 1.0 nH, and the resonance capacity of the LC parallel resonance circuit is set to 0.1 pF in both the first embodiment and its proportionality.
  • the LPF 1 according to the first embodiment has a large inductance and a small internal resistance, a high Q value can be obtained. As a result, the LPF 1 having excellent characteristics that can reduce the loss in the passband can be realized.
  • HPF high-pass filter
  • FIG. 7 is an equivalent circuit diagram showing a circuit configuration of the HPF according to the second embodiment.
  • capacitors C21 and C22 are connected between an input terminal IN and an output terminal OUT.
  • a series circuit of a parallel circuit including a first inductor 21 and a second inductor 22 that are magnetically coupled and a capacitor C23 is connected between the capacitors C21 and C22. This series circuit is connected to ground.
  • FIG. 8 is a cross-sectional view illustrating a schematic structure of the HPF 2 according to the second embodiment.
  • the HPF 2 has, for example, a stacked body 2A in which a plurality of insulating layers are stacked.
  • Ground conductors GND1 and GND2 are formed on the outermost layer of the multilayer body 2A.
  • Flat conductors 201 and 202 are formed on two insulator layers near the ground conductors GND1 and GND2, respectively.
  • the capacitor C23 shown in FIG. 4 includes a capacitance formed between the ground conductor GND1 and the flat conductor 201 and between the ground conductor GND2 and the flat conductor 202.
  • the helical first inductor 21 and the second inductor 22 are formed between the flat conductors 201 and 202.
  • the first end of the first inductor 21 is connected to the flat conductor 201, and the second end is connected to the first end of the second inductor 22.
  • a second end of the second inductor 22 is connected to the flat conductor 202.
  • the HPF 2 has flat conductors 203, 204, and 205 formed in an insulator layer.
  • the flat conductors 203, 204, and 205 are formed such that the flat conductor 205 is sandwiched between the flat conductors 203 and 204 in the stacking direction.
  • the flat conductors 203, 204, and 205 are electrically connected to each other through via conductors.
  • the flat conductor 205 is connected to a connection point P ⁇ b> 1 between the first inductor 21 and the second inductor 22.
  • a signal line connected to the input terminal IN is capacitively coupled to the flat conductors 203 and 205.
  • a capacitor C21 shown in FIG. 8 is a capacitance between signal lines connected to the flat conductors 203 and 205 and the input terminal IN.
  • the signal line connected to the output terminal OUT is capacitively coupled to the flat conductors 204 and 205.
  • a capacitor C22 shown in FIG. 8 is a capacitance between signal lines connected to the flat conductors 204 and 205 and the output terminal OUT.
  • the HPF 2 forms the circuit shown in FIG.
  • the reason why the Q value of the HPF 2 is high is the same as that in the first embodiment, and thus the description thereof is omitted.
  • the inductor element according to the present invention can also be applied to an HPF, and a low-loss HPF can be realized.
  • BPF band-pass filter
  • FIG. 9 is an equivalent circuit diagram showing a circuit configuration of the BPF according to the third embodiment.
  • a series circuit of a capacitor C31 and a third inductor 33 and a series circuit of a capacitor C32 and a fourth inductor 34 are connected between an input terminal IN and an output terminal OUT.
  • a connection point between the capacitor C31 and the inductor 33 is connected to the ground via the capacitor C34.
  • the connection point between the capacitor C32 and the inductor 34 is connected to the ground via the capacitor C35.
  • a connection point P3 between the third inductor 33 and the fourth inductor 34 is connected to a series circuit including a parallel circuit of a first inductor 31 and a second inductor 32 that are magnetically coupled, and a capacitor C33. This series circuit is connected to ground.
  • FIG. 10 is a conceptual diagram showing a cross-sectional structure of the BPF 3 according to the third embodiment.
  • the BPF 3 includes, for example, a stacked body 3A in which a plurality of insulating layers are stacked.
  • Ground conductors GND1 and GND2 are formed on the outermost layer of the laminate 3A.
  • the two insulator layers close to the ground conductors GND1 and GND2 are constituted by capacitors formed between the flat conductor 301 and between the ground conductor GND2 and the flat conductor 302.
  • a helical first inductor 31 and a second inductor 32 that are magnetically coupled are formed between the flat conductors 301 and 302, similarly to the first embodiment.
  • the first end of the first inductor 31 is connected to the flat conductor 301, and the second end is connected to the first end of the second inductor 32.
  • a second end of the second inductor 32 is connected to the flat conductor 302.
  • the BPF 3 has flat conductors 303, 304, 305, and 306 formed on the insulator layer.
  • the flat conductors 303 and 304 are electrically connected to each other by via conductors.
  • the signal line connected to the input terminal IN is capacitively coupled to the flat conductors 303 and 304.
  • a capacitor C31 shown in FIG. 10 is a capacitance between signal lines connected to the flat conductors 303 and 304 and the input terminal IN, and a capacitor C34 is a capacitance between the flat conductor 303 and the ground conductor GND1.
  • the flat conductors 305 and 306 are also electrically connected to each other by the via conductor.
  • a signal line connected to the output terminal OUT is capacitively coupled to the plate conductors 305 and 306.
  • a capacitor C32 shown in FIG. 10 is a capacitance between the signal lines connected to the flat conductors 305 and 306 and the input terminal IN, and a capacitor C35 is a capacitance between the flat conductor 306 and the ground conductor GND2.
  • a third inductor 33 and a fourth inductor 34 are formed in a layer between the flat conductors 305 and 306.
  • a connection point P 1 between the first inductor 31 and the second inductor 32 and a connection point P 3 between the third inductor 33 and the fourth inductor 34 are connected by a connection pattern 307.
  • FIG. 12 and FIG. 13 are laminate diagrams of a laminate for explaining the structure of the BPF 3 according to the third embodiment.
  • 11, 12, and 13 are the same as the configurations of the stack diagrams shown in FIGS. 3, 4, and 5. That is, in the lamination diagrams shown in FIGS. 11, 12, and 13, the LPF 1 according to the first embodiment and the BPF 3 according to the third embodiment can be formed simultaneously.
  • the laminate 3A included in the BPF 3 is formed by laminating 26 dielectric layers, and each dielectric layer is provided with a predetermined electrode pattern for forming the BPF 3, and a via electrode for connecting the layers is formed.
  • the via electrode is represented by a circle mark shown in each layer.
  • the uppermost layer serving as the top surface of the laminate will be referred to as a first layer PL1, and the numerical value will increase as it goes to the lower layer side, and the lowermost layer will be described as a 26th layer PL26.
  • Element mounting electrodes for mounting necessary elements such as switch elements are formed on the top surface of the first layer PL1, which is the top layer, that is, the top surface of the laminate 3A. One of them becomes the input terminal IN.
  • the second layer PL2 the third layer PL3, and the fourth layer PL4, routing electrode patterns E1, E2, and E3 connected to the input terminal IN are formed.
  • an inner layer ground conductor GND1 is formed on substantially the entire surface, and a via electrode E4 is also formed so as to avoid the ground conductor GND1.
  • Via electrodes E5, E6, E7 are formed in the sixth layer PL6, the seventh layer PL7, and the eighth layer PL8.
  • a flat electrode pattern E41 is formed on the ninth layer PL9.
  • the flat electrode pattern E41 is connected to the input terminal IN through the lead electrode patterns E1 to E3 and the via electrodes E4 to E7.
  • a flat electrode pattern E42 and a via electrode E43 that is conductive to the flat electrode pattern E42 are formed.
  • This flat electrode pattern E42 corresponds to the flat conductors 303 and 304 shown in FIG.
  • the flat electrode pattern E42 forms a capacitor C34 with the ground conductor GND1 formed on the fifth layer PL5, and forms a capacitor C31 with the flat electrode pattern E41 formed on the ninth layer PL9. ing.
  • Via electrodes E44 and E45 are formed in the ninth layer PL9 and the tenth layer PL10.
  • linear electrode patterns 33A and 33B constituting the third inductor 33 are formed. Via electrodes E71 and E72 are formed at both ends of the linear electrode pattern 33A.
  • the linear electrode patterns 33A and 33B have the same shape and are formed at positions overlapping in the stacking direction.
  • the linear electrode patterns 33A and 33B are electrically connected at both ends by via electrodes E71 and E72. That is, the two linear electrode patterns 33A and 33B constitute a set of electrode patterns. The loss of the conductor line can be reduced by forming a set of two electrode patterns.
  • One end of the linear electrode pattern 33A, that is, one end of the third inductor 33 is connected to the flat electrode pattern E42 through the via electrodes E45, E44, and E43.
  • a via electrode E73 is formed at one end of the linear electrode pattern 33B.
  • linear electrode patterns 33C and 33D constituting the third inductor 33 are formed.
  • One end of the linear electrode pattern 33C is connected to one end of the linear electrode pattern 33B by a via electrode E73.
  • via electrodes E74 and E75 are formed at both ends of the linear electrode pattern 33C.
  • the linear electrode patterns 33C, 33D, and 33E have the same shape and are formed at positions overlapping in the stacking direction.
  • the linear electrode patterns 33C, 33D, and 33E are connected at both ends by via electrodes E74 and E75, and, like the linear electrode patterns 33C and 33D, two constitute a set of electrode patterns.
  • a third inductor 33 is formed by the linear electrode patterns 33A to 33D.
  • a via electrode E76 is formed at one end of the linear electrode pattern 33D.
  • the 15th layer PL15, the 16th layer PL16, the 17th layer PL17, and the 18th layer PL18 are provided with linear electrode patterns 34A, 34B, 34C, and 34D that constitute the fourth inductor 34, respectively.
  • the linear electrode pattern 34A is connected to the linear electrode pattern 34A by a via electrode E76. That is, the electrode E76 connects one end of the third inductor 33 and one end of the fourth inductor 34.
  • Via electrodes E77 and E78 are formed at both ends of the linear electrode pattern 34A.
  • the linear electrode patterns 34A and 34B have the same shape and are formed at positions overlapping in the stacking direction.
  • the linear electrode patterns 34A and 34B are connected at both ends by via electrodes E77 and E78 to form a pair of electrode patterns.
  • a via electrode E79 is formed at one end of the linear electrode pattern 34B.
  • the linear electrode pattern 34C is connected to the linear electrode pattern 34B through the via electrode E79. Via electrodes E80 and E81 are formed at both ends of the linear electrode pattern 34C.
  • the linear electrode patterns 34C and 34D have the same shape and are formed at positions overlapping in the stacking direction. Further, both ends of the linear electrode patterns 34C and 34D are connected by via electrodes E80 and E81, and the two form a set of electrode patterns.
  • the fourth inductor 34 is formed by connecting these linear electrode patterns 34A to 34D.
  • each pattern is formed so that the winding direction of the 3rd inductor 33 and the 4th inductor 34 may become the same.
  • the third inductor 33 and the fourth inductor 34 are configured to be connected in series with the same winding direction.
  • a via electrode E82 is formed at one end of the linear electrode pattern 34D.
  • via electrodes E46 and E47 are formed in the 19th layer PL19 and the 20th layer PL20.
  • a flat electrode pattern E48 is formed on the twenty-first layer PL21.
  • the flat electrode pattern E48 corresponds to the flat conductors 305 and 306 shown in FIG.
  • the linear electrode pattern 34D that is, one end of the fourth inductor 34 is connected to the flat electrode pattern E48 through the via electrodes E47, E46, E82.
  • the inner layer ground conductor GND2 is formed on substantially the entire surface of the 24th layer PL24.
  • the flat electrode pattern E48 forms a capacitor C35 with the ground conductor GND2.
  • the flat electrode pattern E49 is formed on the 20th layer PL20. This flat electrode pattern E49 is opposed to the flat electrode pattern E48 formed in the 21st layer PL21, and constitutes a capacitor C32 therebetween.
  • the leading electrode pattern E50 is formed on the nineteenth layer PL19.
  • One end of the lead-out electrode pattern E50 is connected to a flat electrode pattern E49 formed on the twentieth layer PL20.
  • Via electrodes E51, E52, E53, E54, E55, E56 are formed in the 20th layer PL20, the 21st layer PL21, the 22nd layer PL22, the 23rd layer PL23, the 24th layer PL24, and the 25th layer PL25.
  • port electrodes for external connection including the output terminal OUT are formed in a predetermined arrangement.
  • One end of the routing electrode pattern E50 is connected to the output terminal OUT formed in the 26th layer PL26 through the via electrodes E51 to E56.
  • a flat electrode pattern E57 is formed on the sixth layer PL6.
  • the flat electrode pattern E57 corresponds to the flat conductor 301 shown in FIG.
  • the flat electrode pattern E57 forms a capacitor C31 with the ground conductor GND1 formed in the fifth layer PL5.
  • a via electrode E58 that is electrically connected to the flat electrode pattern E57 is formed in the sixth layer PL6, a via electrode E58 that is electrically connected to the flat electrode pattern E57 is formed.
  • Via electrodes E59, E60, E61 are formed in the seventh layer PL7, the eighth layer PL8, and the ninth layer PL9.
  • Linear electrode patterns 31A, 31B, 31C, 31D, and 31E constituting the first inductor 31 are formed on the tenth layer PL10, the eleventh layer PL11, the twelfth layer PL12, the thirteenth layer PL13, and the fourteenth layer PL14, respectively. Has been.
  • Via electrodes E83 and E84 are formed at both ends of the linear electrode pattern 31A. Via electrodes E85 and E86 are formed at both ends of the linear electrode pattern 31B.
  • the linear electrode patterns 31A, 31B, and 31C have the same shape and are formed at positions overlapping in the stacking direction.
  • the linear electrode patterns 31A and 31B are conducted by the via electrodes E83 and E84, and the linear electrode patterns 31B and 31C are conducted by the via electrodes E85 and E86. That is, the three linear electrode patterns 31A, 31B, and 31C constitute a set of electrode patterns.
  • a via electrode E87 is formed at one end of the linear electrode pattern 31C.
  • the linear electrode pattern 31C is electrically connected to one end of the linear electrode pattern 31D through the via electrode E87.
  • the linear electrode patterns 31D and 31E have the same shape and are formed at positions overlapping in the stacking direction.
  • a via electrode E88 is formed at one end of the linear electrode pattern 31D.
  • the other end of the linear electrode pattern 31D is connected to one end of the linear electrode pattern 33C, and a via electrode E75 is formed at the connection point.
  • one end of the linear electrode pattern 31E is connected to one end of the linear electrode pattern 33D, and a via electrode E76 is formed at the connection point.
  • the portion where the via electrodes E75 and E76 are formed corresponds to the connection pattern 307 shown in FIG.
  • Both ends of the linear electrode patterns 31D and 31E are connected by via electrodes E75 and E88, and two electrode patterns constitute a set of electrode patterns.
  • the first inductor 31 is formed by the linear electrode patterns 31A to 31E.
  • One end of the linear electrode pattern 31A formed on the tenth layer PL10, that is, one end of the first inductor 31 is connected to the flat electrode pattern E57 through the via electrodes E61, E60, E59, and E58.
  • the 15th layer PL15, the 16th layer PL16, the 17th layer PL17, the 18th layer PL18, and the 19th layer PL19 are formed with linear electrode patterns 32A, 32B, 32C, 32D, and 32E constituting the second inductor 32. ing.
  • the linear electrode pattern 32A is connected to the linear electrode pattern 32E by a via electrode E76. That is, the via electrode E76 connects one end of the first inductor 31 and one end of the second inductor 32.
  • a via electrode E89 is formed at one end of the linear electrode pattern 32A.
  • the other end of the linear electrode pattern 32A is connected to one end of the linear electrode pattern 34A, and a via electrode E78 is formed at the connection point.
  • a via electrode E90 is formed at one end, and the other end is connected to one end of the linear electrode pattern 34B.
  • the linear electrode patterns 32A and 32B have the same shape and are formed at positions overlapping in the stacking direction. Both ends of the linear electrode patterns 32A and 32B are connected by via electrodes E89 and E78, and two electrode patterns constitute a set of electrode patterns.
  • Via electrodes E91 and E92 are formed at both ends of the linear electrode pattern 32C. Via electrodes E93 and E94 are formed at both ends of the linear electrode pattern 32D.
  • the linear electrode patterns 32C, 32D, and 32E have the same shape and are formed at positions overlapping in the stacking direction. Both ends of the linear electrode patterns 32C and 32D are connected by via electrodes E91 and E92. Both ends of the linear electrode patterns 32D and 32E are connected by via electrodes E93 and E94.
  • the three linear electrode patterns 32C, 32D, and 32E constitute a set of electrode patterns.
  • a via electrode E95 is formed at one end of the linear electrode pattern 32E.
  • each pattern is formed so that the winding direction of the first inductor 31 and the second inductor 32 is the same.
  • the first inductor 31 and the second inductor 32 are configured to be connected in series with the same winding direction.
  • Via electrodes E62, E63, E64 are formed in the 20th layer PL20, the 21st layer PL21, and the 22nd layer PL22, respectively.
  • the flat electrode pattern E65 is formed on the 23rd layer PL23.
  • the flat electrode pattern E72 corresponds to the flat conductor 302 shown in FIG.
  • the flat electrode pattern E65 forms a capacitor C33 with the ground conductor GND2 formed in the 24th layer PL24.
  • the flat electrode pattern E65 is connected to the linear electrode pattern 32E formed on the 19th layer PL19, that is, one end of the second inductor 32 through the via electrodes E64, E63, E62, and E95.
  • the BPF 3 is formed by laminating 26 dielectric layers.
  • the BPF 3 constitutes the circuit shown in FIG.
  • the reason why the Q value of the BPF 3 is high is the same as in the first embodiment, and thus the description thereof is omitted.
  • the inductor element according to the present invention can also be applied to a BPF, and a low-loss BPF can be realized.
  • 1-LPF LC filter
  • 2-HPF LC filter
  • 3-BPF LC filter
  • 1A, 2A, 3A Laminated bodies 11, 21, 31—first inductors 12, 22, 32—second inductors 13, 23, 33—third inductors 14, 24, 34—fourth inductors 101, 102—flat conductors 201, 202, 203, 204, 205 ... flat conductors 301, 302, 303, 304, 305, 306 ... flat conductor 307 ...

Landscapes

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Abstract

　インダクタンスを高く、内部抵抗を小さくして、高い（Ｑ）値を得ることができる高周波用のインダクタ素子、及びそれを備えた（ＬＣ）フィルタを提供する。　ＬＰＦ１は、並列接続された第１インダクタ及び第２インダクタと、グランドに接続されたキャパシタ（Ｃ１２）とにより形成されている。並列接続された第１インダクタ及び第２インダクタは、入力端子（ＩＮ）と出力端子（ＯＵＴ）との間に接続されている。キャパシタ（Ｃ１２）は、出力端子（ＯＵＴ）に接続されている。第１インダクタと第２インダクタとは、入力端子（ＩＮ）から入力された電流が流れた場合に、結合を強くする方向に磁界結合するよう形成されている。

Description

インダクタ素子及びＬＣフィルタ
　本発明は、高いＱ値が得られる高周波用のインダクタ素子、及びそれを備えたＬＣフィルタに関する。
　特許文献１には、携帯電話機等の通信機器に用いられる積層型ＬＣフィルタが記載されている。特許文献１に記載のＬＣフィルタは、三つの共振器が結合コンデンサを介して相互に電気的に接続された三段フィルタである。このＬＣフィルタの入力側及び出力側の二つのインダクタの途中には、引き出しパターンが電気的に接続されていて、積層方向における入出力引出パターンとグランドパターンとの間の距離をビアホールからなるインダクタの長さより短くしてある。これにより、インダクタ相互間に生ずる相互インダクタンスと結合コンデンサとで構成される並列共振回路に、引き出しパターンが接続されたインダクタの一部が形成するインダクタンスが加わって、中心周波数の高域側の減衰極が中心周波数に近づく。このように、特許文献１では、中心周波数の高域側にある減衰極を調整することができるＬＣフィルタを実現している。
特開２００２－７６８０９号公報
　ところで、携帯電話機等の通信機器では、利用周波数が多様化している。このため、特定の周波数帯域を通過させるフィルタ回路を形成する必要がある。特許文献１に記載のＬＣフィルタにより、減衰極を中心周波数に近づけることはできるため、特定周波数帯域（通過帯域）の端で急峻な減衰が得られるような特性を実現することができる。
　しかしながら、ＬＣ並列共振回路を含むＬＣフィルタ回路を用いた場合、引き出しパターンが接続されたインダクタの一部が形成するインダクタンスを高くすることで減衰特性を急峻にできるが、通過帯域の減衰量も増え、挿入損失が大きくなる。このため、損失が大きくなることを抑えるために、当該インダクタのインダクタンスを高くして、Ｑ値を高くする必要があるが、インダクタのインダクタンスを高くするためには、インダクタを構成するビアホールを太くする等の変更を行う必要がある。この結果、必然的に素子サイズも大きくなる傾向にあった。このため、素子サイズに上限がある場合、挿入損失をある程度犠牲にしなければならないといった問題があった。
　そこで、本発明の目的は、内部抵抗を小さくして、高いＱ値を得ることができる高周波用のインダクタ素子、及びそれを備えたＬＣフィルタを提供することにある。
　本発明に係るインダクタ素子は、入力端と出力端との間に接続された第１インダクタと、前記第１インダクタに対し並列接続された第２インダクタと、を備え、前記第１インダクタと前記第２インダクタとは、結合を強くする方向に磁界結合するよう形成されていることを特徴とする。
　この構成では、磁界結合により、インダクタ素子のインダクタンスは、第１インダクタ及び第２インダクタの合計インダクタンスよりも、相互インダクタンスの分、高くなる。インダクタンスを高くすることで、インダクタ素子において、インダクタンスの単位長さあたりの内部抵抗成分を低減することができる。すなわち、高インダクタンス、低抵抗により、高いＱ値を得ることができる。
　前記第１インダクタと前記第２インダクタとは、同じインダクタンスを有する構成が好ましい。
　この構成では、相互インダクタンスを大きくすることができるため、インダクタ素子のインダクタンスをより高くできる。
　複数の絶縁体層が積層された積層体と、複数の前記絶縁体層に設けられ、前記第１インダクタ及び前記第２インダクタそれぞれを形成するコイルパターン、を備え、前記第１インダクタを形成するコイルパターンと、前記第２インダクタを形成するコイルパターンとは、同じコイル巻回数及び開口径を有し、前記コイルパターンの開口が前記絶縁体層の積層方向に重なり、前記第１インダクタ及び前記第２インダクタは、電流が流れたときに生じる磁束が同方向となるように巻回されている構成が好ましい。
　この構成では、第１インダクタ及び第２インダクタのコイル開口の径が同じで、かつ、積層方向に重なっていることから、結合係数を高くすることができる。その結果、相互インダクタンスを高くすることができ、高インダクタンス、低抵抗となり、高いＱ値を得ることができる。
　本発明に係るＬＣフィルタは、前記インダクタ素子を備えたＬＣフィルタであって、前記インダクタ素子は、入力部及び出力部を接続する信号ラインに設けられ、第１端が前記インダクタ素子の一端に接続され、第２端が接地されたキャパシタを備えたことを特徴とする。
　この構成では、低損失なローパスフィルタ（ＬＰＦ）を実現できる。
　複数の絶縁体層が積層された積層体と、複数の前記絶縁体層に設けられ、前記第１インダクタ及び前記第２インダクタを形成するコイルパターン及びビア導体、前記第２端が接地されたキャパシタを形成する平板導体、並びに、グランド導体と、を備え、前記第１インダクタ及び前記第２インダクタを形成するコイルパターン及びビア導体と、前記第２端が接地されたキャパシタを形成する平板導体とは、前記絶縁体層の積層方向に前記グランド導体に囲まれ、前記第１インダクタと第２インダクタの接続点から前記第２端が接地されたキャパシタを形成する平板電極に接続され、前記第２端が接地されたキャパシタを形成する平板電極と前記グランド導体とでキャパシタが構成され、前記第１インダクタと前記第２インダクタの接続点は前記入力端に接続され、前記第１インダクタと前記第２インダクタの接続点でない他端は前記第２端が接地されたキャパシタを形成する平板電極に接続され、前記第２端が接地されたキャパシタを形成する平板電極とグランド導体とでキャパシタが構成されていてもよい。
　この構成では、平板電極とグランド導体とでキャパシタを形成することで、実部品を必要とせず、部品点数の増加を抑制できる。
　本発明に係るＬＣフィルタは、前記インダクタ素子を備えたＬＣフィルタであって、前記インダクタ素子の第１端は、入力部及び出力部を接続する信号ラインに接続され、第２端は接地され、前記信号ラインに設けられたキャパシタを備えたことを特徴とする。
　この構成では、低損失なハイパスフィルタ（ＨＰＦ）を実現できる。
　本発明に係るＬＣフィルタは、前記インダクタ素子を備えたＬＣフィルタであって、入力部及び出力部を接続する信号ラインに設けられたＬＣ直列回路と、一端が前記信号ラインに接続され、前記インダクタ素子及びキャパシタからなるＬＣ並列回路と、を備えたことを特徴とする。
　この構成では、低損失なバンドパスフィルタ（ＢＰＦ）を実現できる。
　複数の絶縁体層が積層された積層体と、複数の前記絶縁体層に設けられ、前記第１インダクタ及び前記第２インダクタを形成するコイルパターン及びビア導体、前記キャパシタを形成する平板導体と、並びに、グランド導体と、を備え、前記第１インダクタ及び前記第２インダクタを形成するコイルパターン及びビア導体と、前記キャパシタを形成する平板導体とは、前記絶縁体層の積層方向に前記グランド導体に囲まれている構成が好ましい。
　この構成では、第１インダクタ及び第２インダクタが、グランド導体により挟まれた構成であるため、第１インダクタ及び第２インダクタと、外部（他配線または実装部品）とが結合するおそれを抑制でき、インダクタ素子の配置の自由度が向上する。
　前記第１インダクタを形成するコイルパターンと、前記第２インダクタを形成するコイルパターンは、同じコイル巻回数及び開口径を有し、前記コイルパターンの開口が前記絶縁体層の積層方向に重なり、前記第１インダクタ及び前記第２インダクタは、電流が流れたときに生じる磁束が同方向となるように巻回されている構成が好ましい。
　この構成では、第１インダクタ及び第２インダクタのコイル開口の径が同じで、かつ、積層方向に重なっていることから、結合係数を高くすることができる。その結果、相互インダクタンスを高くすることができ、高インダクタンス、低抵抗となり、高いＱ値を得ることができる。
　本発明によれば、Ｑ値が高いインダクタ素子を実現できる。また、そのインダクタ素子を用いることで、低損失なＬＣフィルタを実現できる。
実施形態１に係るＬＰＦの回路構成を示す図 実施形態１に係るＬＰＦ１の構造を示す図 実施形態１に係るＬＰＦの構造を説明するための積層体の積層図 実施形態１に係るＬＰＦの構造を説明するための積層体の積層図 実施形態１に係るＬＰＦの構造を説明するための積層体の積層図 実施形態１に係るインダクタのＱ値を測定したシミュレーション結果を示す図 実施形態２に係るＨＰＦの回路構成を示す図 実施形態２に係るＨＰＦの構造を示す図 実施形態３に係るＢＰＦの回路構成を示す図 実施形態３に係るＢＰＦの構造を示す図 実施形態３に係るＢＰＦの構造を説明するための積層体の積層図 実施形態３に係るＢＰＦの構造を説明するための積層体の積層図 実施形態３に係るＢＰＦの構造を説明するための積層体の積層図
　以下、本発明に係るインダクタ素子及びそれを備えたＬＣフィルタの好適な実施の形態について図面を参照して説明する。
＜実施形態１＞
　実施形態１では、本発明に係るインダクタ素子を備えたローパスフィルタ（以下ＬＰＦという）について説明する。
　図１は、実施形態１に係るＬＰＦの回路構成を示す等価回路図である。
　実施形態１に係るＬＰＦ１は、本発明に係るインダクタ素子を構成する第１インダクタ１１及び第２インダクタ１２とキャパシタＣ１１とからなる並列回路を備えている。この並列回路は、入力端子ＩＮ及び出力端子ＯＵＴ間の信号ラインに設けられている。また、ＬＰＦ１は、第１端が出力端子ＯＵＴに接続され、第２端がグランドに接続されたキャパシタＣ１２を備えている。
　入力端子ＩＮから電流が入力されると、第１インダクタ１１と第２インダクタ１２との接続点Ｐ１から第１インダクタ１１と第２インダクタ１２とに電流が流れる。このとき、第１インダクタ１１と第２インダクタ１２とは、互いに結合を強める方向に磁界結合（Ｍ結）する。また、第１インダクタ１１と第２インダクタ１２とは、同じコイル長を有し、インダクタンスが同じで、内部抵抗も同じである。
　以下に、実施形態１に係るＬＰＦ１が高いＱ値を得られることについて説明する。第１インダクタ１１のインダクタンスをＬ１、第２インダクタ１２のインダクタンスをＬ２、相互インダクタンスをＭとする。第１インダクタ１１と第２インダクタ１２とは、インダクタンスが同じであるため、Ｌ１＝Ｌ２＝Ｌとする。また、出力端子ＯＵＴ側の第１インダクタ１１と第２インダクタ１２との接続点Ｐ２とする。
　実施形態１との対比のために、並列接続された第１インダクタ１１と第２インダクタ１２とが磁界結合しない構成とした場合について考えると、このときの第１インダクタ１１と第２インダクタ１２の合成インダクタのインダクタンスは、Ｌ／２である。
　これに対し、第１インダクタ１１と第２インダクタ１２とが磁界結合する実施形態１では、接続点Ｐ１－Ｐ２間の第１インダクタ１１の信号ラインのインダクタンスはＬ＋Ｍであり、第２インダクタ１２の信号ラインのインダクタンスもＬ＋Ｍである。よって、接続点Ｐ１－Ｐ２間の合成インダクタンスは、（Ｌ＋Ｍ）／２である。すなわち、ＬＰＦ１のインダクタのインダクタンスは、並列接続された第１インダクタ１１及び第２インダクタ１２が磁界結合しない構成とした場合のインダクタよりも、Ｍ／２だけ高い。
　なお、結合係数ｋ（ｋ＜｜１｜）とすると、Ｍ＝ｋ√（Ｌ１*Ｌ２）であるため、ＭはＬ１＝Ｌ２のときが最大となる。したがって、上述のように、合成インダクタンスを一定値にする前提とする場合、第１インダクタ１１と第２インダクタ１２とのインダクタンスは同じであることが好ましい。
　また、第１インダクタ１１の内部抵抗をＲ１、第２インダクタ１２の内部抵抗をＲ２とする。コイル長が同じであるため、第１インダクタ１１と第２インダクタ１２との内部抵抗は同じであり、Ｒ１＝Ｒ２＝Ｒとする。この場合、ＬＰＦ１におけるインダクタの内部抵抗はＲ／２である。そして、実施形態１に係るＬＰＦ１のインダクタのインダクタンスは、第１インダクタ１１と第２インダクタ１２とが磁界結合しない構造とした場合よりも高いため、所定のインダクタンスを得るのに必要な第１インダクタ及び第２のインダクタのコイル長を短くできる。このため、ＬＰＦに１におけるインダクタ内部の抵抗を小さくすることができる。
　以上より、実施形態１では、ＬＰＦ１におけるインダクタは、高インダクタンス、低内部抵抗であるため、Ｑ値が高く、低損失なＬＰＦ１を実現できる。
　図２は、実施形態１に係るＬＰＦ１の断面構造を示す概念図である。
　ＬＰＦ１は、例えば複数の絶縁体層が積層された積層体１Ａを有している。積層体１Ａの最外層にはグランド導体ＧＮＤ１，ＧＮＤ２が形成されている。以下では、グランド導体ＧＮＤ１側を上方向といい、グランド導体ＧＮＤ２側を下方向という。グランド導体ＧＮＤ１，ＧＮＤ２に近い二つの絶縁体層には、平板導体１０１，１０２がそれぞれ形成されている。平板導体１０１，１０２には、ＬＰＦ１の出力端子ＯＵＴが接続されている。
　図１に示すキャパシタＣ１１は、平板導体１０１，１０２の間に形成される容量である。また、図１に示すキャパシタＣ１２は、グランド導体ＧＮＤ１と平板導体１０１との間、及びグランド導体ＧＮＤ２と平板導体１０２との間に形成される容量で構成される。このように、図１に示すキャパシタＣ１１，Ｃ１２を導体間の容量で形成することで、実部品を必要とせず、部品点数の増加を抑制できる。
　このように、ＬＰＦ１では、第１インダクタ１１、第２インダクタ１２及びキャパシタＣ１１，Ｃ１２を、最外層のグランド導体ＧＮＤ１，ＧＮＤ２で積層方向に囲んだ構成としているため、構成されるフィルタ部分は、グランド導体ＧＮＤ１，ＧＮＤ２で遮蔽された状態となる。これにより、フィルタ部分と他配線または実装部品との結合を防止でき、ＬＰＦ１の配置の自由度を向上できる。
　平板導体１０１，１０２の間には、ヘリカル型の第１インダクタ１１と第２インダクタ１２とが形成されている。第１インダクタ１１と第２インダクタ１２とは、平板導体１０１，１０２に挟まれた各絶縁体層に設けられたコイルパターン及びビア導体により形成されている。
　第１インダクタ１１の第１端は、平板導体１０１に接続され、第２端は第２インダクタ１２の第１端に接続されている。第２インダクタ１２の第２端は、平板導体１０２に接続されている。第１インダクタ１１と第２インダクタ１２との接続点Ｐ１は、入力端子ＩＮに接続されている。また、第１インダクタ１１及び第２インダクタ１２は、平板導体１０１及び平板導体１０２を介して出力端子ＯＵＴに接続されている。これにより、図１の回路図に示すように、第１インダクタ１１と第２インダクタ１２とは、入力端子ＩＮ及び出力端子ＯＵＴの間で並列回路を構成する。そして、入力端子ＩＮからは入力された電流は、図２の経路Ａ，Ｂで出力端子ＯＵＴへと流れる。
　第１インダクタ１１と第２インダクタ１２とについて、より具体的に説明すると、接続点Ｐ１は平板導体１０１，１０２の間の略中央に位置している。これにより、第１インダクタ１１と第２インダクタ１２とは同じコイル長を有する。また、第１インダクタ１１と第２インダクタ１２とは、巻き数が同じで、コイルを巻き方向から見たときのコイル開口の径が同じ径となるように形成されている。これにより、第１インダクタ１１と第２インダクタ１２とのインダクタンスは同じとなる。
　また、接続点Ｐ１から上方向を視たときの第１インダクタ１１のコイル巻回方向と、接続点Ｐ１から下方向を視たときの第２インダクタ１２のコイル巻回方向とは同じとなるよう、各層のコイルパターン及びビア導体が形成されている。すなわち、入力端子ＩＮから接続点Ｐ１を通り、第１インダクタ１１と第２インダクタ１２とに電流が流れた場合、第１インダクタ１１に流れる電流は接続点Ｐ１から図中上方向へ流れ、第２インダクタ１２に流れる電流は下方向へ電流が流れる。接続点Ｐ１をコイルの巻きの始点とすると、第１インダクタ１１と第２インダクタ１２は逆方向に巻回しているため、第１インダクタ１１と第２インダクタ１２とに電流が流れることで生じる磁束は同方向となる。このため、第１インダクタ１１と第２インダクタ１２とは、結合を強める方向に磁界結合する。
　さらに、第１インダクタ１１と第２インダクタ１２とは、コイル開口が積層方向に重なり合うよう形成されている。これにより、上述した結合係数ｋは最大となる。第１インダクタ１１と第２インダクタ１２とのコイル長は同じであるため（Ｌ１＝Ｌ２）、結果、相互インダクタンスＭは最大となる。
　図３、図４及び図５は、実施形態１に係るＬＰＦ１の構造を説明するための積層体の積層図である。
　ＬＰＦ１が備える積層体１Ａは２６層の誘電体層を積層してなり、各誘電体層にはＬＰＦ１を構成するための所定の電極パターンが形成されるとともに、層間を接続するビア電極が形成されている。ビア電極は各層に示す丸印で表されている。なお、以下では、積層体の天面となる最上層を第１層ＰＬ１として、下層側になるほど数値が増加し、最下層を第２６層ＰＬ２６として説明する。
　最上層である第１層ＰＬ１の天面、すなわち積層体１Ａの天面には、スイッチ素子等の必要な素子を実装するための素子実装用電極が形成されている。そして、それらのうちの一つが入力端子ＩＮとなる。第２層ＰＬ２、第３層ＰＬ３及び第４層ＰＬ４には、入力端子ＩＮに接続される引き回し電極パターンＥ１，Ｅ２，Ｅ３が形成されている。
　第５層ＰＬ５には内層のグランド導体ＧＮＤ１が略全面に形成されている。また、第５層ＰＬ５には、グランド導体ＧＮＤ１を避けるように形成されたビア電極Ｅ４が形成されている。第６層ＰＬ６、第７層ＰＬ７、第８層ＰＬ８、第９層ＰＬ９、第１０層ＰＬ１０、第１１層ＰＬ１１、第１２層ＰＬ１２及び第１３層ＰＬ１３には、ビア電極Ｅ５，Ｅ６，Ｅ７，Ｅ８，Ｅ９，Ｅ１０，Ｅ１１，Ｅ１２が形成されている。ビア電極Ｅ４～Ｅ１２はそれぞれ順に接続されている。
　第１４層ＰＬ１４には、第１インダクタ１１を構成する線状電極パターン１１Ａが形成されている。線状電極パターン１１Ａの一端には、第１３層ＰＬ１３に形成されたビア電極Ｅ１２が接続されている。ビア電極Ｅ１２と線状電極パターン１１Ａとの接続点が、図２に示す接続点Ｐ１となる。なお、この接続点Ｐ１となる位置には、第１５層ＰＬ１５に形成される電極パターンと導通するビア電極Ｅ１３が形成されている。
　第１３層ＰＬ１３、第１２層ＰＬ１２、第１１層ＰＬ１１及び第１０層ＰＬ１０には、それぞれ第１インダクタ１１を構成する線状電極パターン１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅが形成されている。線状電極パターン１１Ａ～１１Ｅは、上層に向かって巻回するよう順に接続されている。これにより、第１インダクタ１１が形成される。
　第９層ＰＬ９にはビア電極Ｅ１４が形成されている。第８層ＰＬ８には、ビア電極Ｅ１５と、このビア電極Ｅ１５と導通する平板状電極パターンＥ１６とが形成されている。平板状電極パターンＥ１６は、第５層ＰＬ５に形成されたグランド導体ＧＮＤ１との間でキャパシタＣ１２を構成している。この平板状電極パターンＥ１６には、第８層ＰＬ８に形成されたビア電極Ｅ１５と、第９層ＰＬ９に形成されたビア電極Ｅ１４とを介して、第１０層ＰＬ１０に形成された線状電極パターン１１Ｅの一端、すなわち、第１インダクタ１１の一端が接続している。これにより、第１インダクタ１１は、その一端がキャパシタＣ１２に接続した構成となる。
　第１５層ＰＬ１５、第１６層ＰＬ１６、第１７層ＰＬ１７、第１８層ＰＬ１８及び第１９層ＰＬ１９には、第２インダクタ１２を構成する線状電極パターン１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１２Ｅが形成されている。第１５層ＰＬ１５に形成された線状電極パターン１２Ａには、第１４層ＰＬ１４に形成されたビア電極Ｅ１３が接続されている。そして、線状電極パターン１２Ａ～１２Ｅは、下層に向かって順に接続されている。これにより、第１インダクタ１１と直列接続された、第２インダクタ１２が形成される。なお、線状電極パターン１２Ａ～１２Ｅは、巻回方向が線状電極パターン１１Ａ～１１Ｅと同じ方向となるよう形成されている。
　第２０層ＰＬ２０にはビア電極Ｅ１７が形成されている。第２１層ＰＬ２１には平板状電極パターンＥ１８が形成されている。第２４層ＰＬ２４には内層のグランド導体ＧＮＤ２が略全面に形成されている。平板状電極パターンＥ１８は、グランド導体ＧＮＤ２との間でキャパシタＣ１２を構成している。平板状電極パターンＥ１８には、第２０層ＰＬ２０に形成されたビア電極Ｅ１７を通じて、第１９層ＰＬ１９に形成された線状電極パターン１２Ｅ、すなわち、第２インダクタ１２の一端が接続されている。これにより、第２インダクタ１２は、その一端がキャパシタＣ１２に接続した構成となる。
　第８層ＰＬ８には、平板状電極パターンＥ１６と導通するビア電極Ｅ１９が形成されている。また、第９層ＰＬ９、第１０層ＰＬ１０、第１１層ＰＬ１１、第１２層ＰＬ１２、第１３層ＰＬ１３には、ビア導体Ｅ２０，Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４が形成されている。また、第１４層ＰＬ１４、第１５層ＰＬ１５、第１６層ＰＬ１６、第１７層ＰＬ１７、第１８層ＰＬ１８、第１９層ＰＬ１９には、引き回し電極パターンＥ２５，Ｅ２６，Ｅ２７，Ｅ２８，Ｅ２９，Ｅ３０が形成されている。第２０層ＰＬ２０には、ビア電極Ｅ３１が形成されている。第８層ＰＬ８に形成され、キャパシタＣ１２を構成する平板状電極パターンＥ１６と、第２１層ＰＬ２１に形成され、キャパシタＣ１２を構成する平板状電極パターンＥ１８とは、ビア電極Ｅ１９～Ｅ２４、引き回し電極パターンＥ２５～Ｅ３０及びビア電極Ｅ３１を通じて接続している。
　なお、第２２層ＰＬ２２、第２３層ＰＬ２３及び第２５層ＰＬ２５には、適宜必要は引き回し電極パターンが形成され、第２６層ＰＬ２６には、外部接続用のポート電極がそれぞれ、所定配列で形成されている。
　以上のように、２６層の誘電体層が積層されることで、ＬＰＦ１が形成される。
　図６は、実施形態１に係るインダクタのＱ値を測定したシミュレーション結果を示す図である。図６では、２ｎＨの第１インダクタ１１及び第２インダクタ１２とからなるＬＣ並列共振回路を用いた場合のＱ値を測定した結果を示している。図６では、対比のために、実施形態１に係る第１インダクタ１１と第２インダクタ１２の合成インダクタンスと同じインダクタンスを有する一つのインダクタのＱ値を測定したシミュレーション結果を示す。図６に示すように、実施形態１に係るインダクタを用いた場合のＱ値（図中破線）は、一つのインダクタを用いた場合の対比例（図中実線）よりも高くなっていることがわかる。なお、シミュレーションでは、いずれのインダクタの内部抵抗も１.０ｎＨあたり１．０Ωであり、ＬＣ並列共振回路の共振容量は実施形態１及びその対比例ともに０．１ｐＦに設定している。
　以上説明したように、実施形態１に係るＬＰＦ１は、インダクタンスが大きく、かつ、内部抵抗が小さいため、高いＱ値を得ることができる。この結果、通過帯域内の損失を小さくできる優れた特性のＬＰＦ１を実現できる。
＜実施形態２＞
　実施形態２では、本発明に係るインダクタ素子を備えたハイパスフィルタ（以下ＨＰＦという）について説明する。
　図７は、実施形態２に係るＨＰＦの回路構成を示す等価回路図である。
　実施形態２に係るＨＰＦ２は、入力端子ＩＮと出力端子ＯＵＴとの間に、キャパシタＣ２１，Ｃ２２が接続されている。また、キャパシタＣ２１，Ｃ２２の間には、磁気結合する第１インダクタ２１及び第２インダクタ２２からなる並列回路とキャパシタＣ２３との直列回路が接続されている。この直列回路はグランドに接続されている。
　図８は、実施形態２に係るＨＰＦ２の概略構造を示す断面図である。
　ＨＰＦ２は、例えば複数の絶縁体層が積層された積層体２Ａを有している。積層体２Ａの最外層にはグランド導体ＧＮＤ１，ＧＮＤ２が形成されている。グランド導体ＧＮＤ１，ＧＮＤ２に近い二つの絶縁体層には、平板導体２０１，２０２がそれぞれ形成されている。図４に示すキャパシタＣ２３は、グランド導体ＧＮＤ１と平板導体２０１との間、及びグランド導体ＧＮＤ２と平板導体２０２との間に形成される容量で構成される。
　平板導体２０１，２０２の間には、実施形態１で説明したように、ヘリカル型の第１インダクタ２１と第２インダクタ２２とが形成されている。第１インダクタ２１の第１端は、平板導体２０１に接続され、第２端は第２インダクタ２２の第１端に接続されている。第２インダクタ２２の第２端は、平板導体２０２に接続されている。
　ＨＰＦ２は、絶縁体層に形成された平板導体２０３，２０４，２０５を有している。平板導体２０３，２０４，２０５は、積層方向において、平板導体２０３，２０４の間に平板導体２０５が挟まれるように形成されている。また、平板導体２０３，２０４，２０５は、ビア導体により互いに導通している。
　平板導体２０５は、第１インダクタ２１と第２インダクタ２２との接続点Ｐ１に接続されている。入力端子ＩＮに接続される信号ラインは、平板導体２０３，２０５と容量結合する。図８に示すキャパシタＣ２１は、平板導体２０３，２０５と入力端子ＩＮに接続される信号ライン間の容量である。また、出力端子ＯＵＴに接続される信号ラインは、平板導体２０４，２０５と容量結合する。図８に示すキャパシタＣ２２は、平板導体２０４，２０５と出力端子ＯＵＴに接続される信号ライン間の容量である。このように、図８に示すキャパシタＣ２１，Ｃ２２等を導体間の容量で形成することで、実部品を必要とせず、部品点数の増加を抑制できる。
　以上のような構造により、ＨＰＦ２は図８に示す回路を構成する。このＨＰＦ２のＱ値が高くなる理由は、実施形態１と同じであるため、説明は省略する。このように、本発明に係るインダクタ素子は、ＨＰＦにも適用することができ、低損失なＨＰＦを実現できる。
＜実施形態３＞
　実施形態３では、本発明に係るインダクタ素子を備えたバンドパスフィルタ（以下ＢＰＦという）について説明する。
　図９は、実施形態３に係るＢＰＦの回路構成を示す等価回路図である。
　実施形態３に係るＢＰＦ３は、入力端子ＩＮと出力端子ＯＵＴとの間に、キャパシタＣ３１と第３インダクタ３３との直列回路、及び、キャパシタＣ３２と第４インダクタ３４との直列回路が接続されている。キャパシタＣ３１とインダクタ３３との接続点は、キャパシタＣ３４を介してグランドに接続されている。また、キャパシタＣ３２とインダクタ３４との接続点は、キャパシタＣ３５を介してグランドに接続されている。第３インダクタ３３と第４インダクタ３４との接続点Ｐ３には、磁気結合する第１インダクタ３１及び第２インダクタ３２の並列回路と、キャパシタＣ３３とからなる直列回路が接続されている。この直列回路はグランドに接続されている。
　図１０は、実施形態３に係るＢＰＦ３の断面構造を示す概念図である。
　ＢＰＦ３は、例えば複数の絶縁体層が積層された積層体３Ａを有している。積層体３Ａの最外層にはグランド導体ＧＮＤ１，ＧＮＤ２が形成されている。グランド導体ＧＮＤ１，ＧＮＤ２に近い二つの絶縁体層には、平板導体３０１との間、及びグランド導体ＧＮＤ２と平板導体３０２との間に形成される容量で構成される。
　平板導体３０１，３０２の間には、実施形態１と同様に、磁気結合するヘリカル型の第１インダクタ３１と第２インダクタ３２とが形成されている。第１インダクタ３１の第１端は平板導体３０１に接続され、第２端は第２インダクタ３２の第１端に接続されている。第２インダクタ３２の第２端は平板導体３０２に接続されている。
　ＢＰＦ３は、絶縁体層に形成された平板導体３０３，３０４，３０５，３０６を有している。平板導体３０３，３０４はビア導体により互いに導通している。入力端子ＩＮに接続される信号ラインは、平板導体３０３，３０４と容量結合する。図１０に示すキャパシタＣ３１は、平板導体３０３，３０４と入力端子ＩＮに接続される信号ライン間の容量であり、キャパシタＣ３４は、平板導体３０３とグランド導体ＧＮＤ１との間の容量である。
　また、平板導体３０５，３０６もビア導体により互いに導通している。出力端子ＯＵＴに接続される信号ラインは、平板導体３０５，３０６と容量結合する。図１０に示すキャパシタＣ３２は、平板導体３０５，３０６と入力端子ＩＮに接続される信号ライン間の容量であり、キャパシタＣ３５は、平板導体３０６とグランド導体ＧＮＤ２との間の容量である。
　平板導体３０５，３０６の間の層には、第３インダクタ３３と第４インダクタ３４とが形成されている。第１インダクタ３１及び第２インダクタ３２の接続点Ｐ１と、第３インダクタ３３及び第４インダクタ３４の接続点Ｐ３とは、接続パターン３０７により接続している。
　図１１、図１２及び図１３は、実施形態３に係るＢＰＦ３の構造を説明するための積層体の積層図である。なお、図１１、図１２及び図１３に示す積層図の構成は、図３、図４及び図５に示す積層図の構成と同じである。すなわち、図１１、図１２及び図１３に示す積層図は、実施形態１に係るＬＰＦ１と、実施形態３に係るＢＰＦ３とを同時に形成可能である。
　ＢＰＦ３が備える積層体３Ａは、２６層の誘電体層を積層してなり、各誘電体層にはＢＰＦ３を構成するための所定の電極パターンが形成されるとともに、層間を接続するビア電極が形成されている。ビア電極は各層に示す丸印で表されている。なお、以下では、積層体の天面となる最上層を第１層ＰＬ１として、下層側になるほど数値が増加し、最下層を第２６層ＰＬ２６として説明する。
　最上層である第１層ＰＬ１の天面、すなわち積層体３Ａの天面には、スイッチ素子等の必要な素子を実装するための素子実装用電極が形成されている。そして、それらのうちの一つが入力端子ＩＮとなる。第２層ＰＬ２、第３層ＰＬ３及び第４層ＰＬ４には、入力端子ＩＮに接続される引き回し電極パターンＥ１，Ｅ２，Ｅ３が形成されている。
　第５層ＰＬ５には、内層のグランド導体ＧＮＤ１が略全面に形成されて、そのグランド導体ＧＮＤ１を避けるようにビア電極Ｅ４も形成されている。第６層ＰＬ６、第７層ＰＬ７及び第８層ＰＬ８には、ビア電極Ｅ５，Ｅ６，Ｅ７が形成されている。
　第９層ＰＬ９には、平板状電極パターンＥ４１が形成されている。平板状電極パターンＥ４１は、引き回し電極パターンＥ１～Ｅ３及びビア電極Ｅ４～Ｅ７を通じて入力端子ＩＮに接続している。
　第８層ＰＬ８には、平板状電極パターンＥ４２と、平板状電極パターンＥ４２に導通するビア電極Ｅ４３とが形成されている。この平板状電極パターンＥ４２は、図１０に示す平板導体３０３，３０４に相当する。平板状電極パターンＥ４２は、第５層ＰＬ５に形成されたグランド導体ＧＮＤ１との間でキャパシタＣ３４を構成し、第９層ＰＬ９に形成された平板状電極パターンＥ４１との間でキャパシタＣ３１を構成している。
　第９層ＰＬ９及び第１０層ＰＬ１０には、ビア電極Ｅ４４，Ｅ４５が形成されている。
　第１１層ＰＬ１２及び第１２層ＰＬ１２には、第３インダクタ３３を構成する線状電極パターン３３Ａ，３３Ｂが形成されている。線状電極パターン３３Ａの両端には、ビア電極Ｅ７１，Ｅ７２が形成されている。線状電極パターン３３Ａ，３３Ｂは同形状で、積層方向に重なる位置に形成されている。線状電極パターン３３Ａ，３３Ｂは、ビア電極Ｅ７１，Ｅ７２により両端が導通している。すなわち、線状電極パターン３３Ａ，３３Ｂは、２つで一組の電極パターンを構成している。２つで一組の電極パターンとすることで、導体線路の損失を低減できる。線状電極パターン３３Ａの一端、すなわち、第３インダクタ３３の一端は、ビア電極Ｅ４５，Ｅ４４，Ｅ４３を通じて平板状電極パターンＥ４２と接続している。
　なお、線状電極パターン３３Ｂの一端には、ビア電極Ｅ７３が形成されている。
　第１３層ＰＬ１３及び第１４層ＰＬ１４には、第３インダクタ３３を構成する線状電極パターン３３Ｃ，３３Ｄが形成されている。線状電極パターン３３Ｃの一端は、ビア電極Ｅ７３により、線状電極パターン３３Ｂの一端と接続している。また、線状電極パターン３３Ｃの両端には、ビア電極Ｅ７４，Ｅ７５が形成されている。線状電極パターン３３Ｃ，３３Ｄ，３３Ｅは同形状で、積層方向に重なる位置に形成されている。そして、線状電極パターン３３Ｃ，３３Ｄ，３３Ｅは、ビア電極Ｅ７４，Ｅ７５により両端が接続され、線状電極パターン３３Ｃ，３３Ｄと同様、２つで一組の電極パターンを構成している。これら線状電極パターン３３Ａ～３３Ｄにより、第３インダクタ３３が形成されている。
　なお、線状電極パターン３３Ｄの一端には、ビア電極Ｅ７６が形成されている。
　第１５層ＰＬ１５、第１６層ＰＬ１６、第１７層ＰＬ１７及び第１８層ＰＬ１８にはそれぞれ、第４インダクタ３４を構成する線状電極パターン３４Ａ，３４Ｂ，３４Ｃ，３４Ｄが形成されている。線状電極パターン３４Ａは、ビア電極Ｅ７６により線状電極パターン３４Ａにより接続されている。すなわち、電極Ｅ７６は、第３インダクタ３３の一端と第４インダクタ３４の一端とを接続している。
　線状電極パターン３４Ａの両端には、ビア電極Ｅ７７，Ｅ７８が形成されている。線状電極パターン３４Ａ，３４Ｂは同形状で、積層方向に重なる位置に形成されている。そして、線状電極パターン３４Ａ，３４Ｂは、ビア電極Ｅ７７，Ｅ７８により両端が接続され、２つで一組の電極パターンを構成している。線状電極パターン３４Ｂの一端には、ビア電極Ｅ７９が形成されている。
　線状電極パターン３４Ｃは、ビア電極Ｅ７９を介して線状電極パターン３４Ｂと接続している。線状電極パターン３４Ｃの両端には、ビア電極Ｅ８０，Ｅ８１が形成されている。線状電極パターン３４Ｃ，３４Ｄは同形状で、積層方向に重なる位置に形成されている。そして、線状電極パターン３４Ｃ，３４Ｄは、ビア電極Ｅ８０，Ｅ８１で両端が接続されていて、２つで一組の電極パターンを構成している。そして、これら線状電極パターン３４Ａ～３４Ｄが接続されることで、第４インダクタ３４が形成されている。
　なお、第３インダクタ３３と第４インダクタ３４とは巻回方向が同じとなるよう、各パターンが形成されている。これにより、第３インダクタ３３と第４インダクタ３４とは、巻回方向を同じにして直列接続された構成となる。
　線状電極パターン３４Ｄの一端には、ビア電極Ｅ８２が形成されている。また、第１９層ＰＬ１９及び第２０層ＰＬ２０にはビア電極Ｅ４６、Ｅ４７が形成されている。第２１層ＰＬ２１には、平板状電極パターンＥ４８が形成されている。平板状電極パターンＥ４８は、図１０に示す平板導体３０５，３０６に相当する。平板状電極パターンＥ４８には、ビア電極Ｅ４７，Ｅ４６，Ｅ８２を通じて、線状電極パターン３４Ｄ、すなわち、第４インダクタ３４の一端が接続されている。
　第２４層ＰＬ２４には内層のグランド導体ＧＮＤ２が略全面に形成されている。平板状電極パターンＥ４８は、グランド導体ＧＮＤ２との間でキャパシタＣ３５を構成している。
　第２０層ＰＬ２０には、平板状電極パターンＥ４９が形成されている。この平板状電極パターンＥ４９は、第２１層ＰＬ２１に形成された平板状電極パターンＥ４８と対向し、その間でキャパシタＣ３２を構成している。
　第１９層ＰＬ１９には、引き回し電極パターンＥ５０が形成されている。引き回し電極パターンＥ５０の一端は、第２０層ＰＬ２０に形成された平板状電極パターンＥ４９に接続している。第２０層ＰＬ２０、第２１層ＰＬ２１、第２２層ＰＬ２２、第２３層ＰＬ２３、第２４層ＰＬ２４、第２５層ＰＬ２５には、ビア電極Ｅ５１，Ｅ５２，Ｅ５３，Ｅ５４，Ｅ５５，Ｅ５６が形成されている。第２６層ＰＬ２６には、出力端子ＯＵＴを含む外部接続用のポート電極がそれぞれ、所定配列で形成されている。そして、引き回し電極パターンＥ５０の一端は、ビア電極Ｅ５１～Ｅ５６を通じて、第２６層ＰＬ２６に形成された出力端子ＯＵＴに接続されている。
　第６層ＰＬ６には平板状電極パターンＥ５７が形成されている。平板状電極パターンＥ５７は、図１０に示す平板導体３０１に相当する。平板状電極パターンＥ５７は、第５層ＰＬ５に形成されたグランド導体ＧＮＤ１との間でキャパシタＣ３１を構成している。
　第６層ＰＬ６には、平板状電極パターンＥ５７と導通するビア電極Ｅ５８が形成されている。第７層ＰＬ７、第８層ＰＬ８及び第９層ＰＬ９にはビア電極Ｅ５９，Ｅ６０，Ｅ６１が形成されている。
　第１０層ＰＬ１０，第１１層ＰＬ１１、第１２層ＰＬ１２、第１３層ＰＬ１３及び第１４層ＰＬ１４それぞれには、第１インダクタ３１を構成する線状電極パターン３１Ａ，３１Ｂ，３１Ｃ，３１Ｄ，３１Ｅが形成されている。
　線状電極パターン３１Ａの両端には、ビア電極Ｅ８３，Ｅ８４が形成されている。線状電極パターン３１Ｂの両端には、ビア電極Ｅ８５，Ｅ８６が形成されている。線状電極パターン３１Ａ，３１Ｂ，３１Ｃは同形状で、積層方向に重なる位置に形成されている。そして、ビア電極Ｅ８３，Ｅ８４により線状電極パターン３１Ａ，３１Ｂが導通し、ビア電極Ｅ８５，Ｅ８６により線状電極パターン３１Ｂ，３１Ｃが導通している。すなわち、線状電極パターン３１Ａ，３１Ｂ，３１Ｃは、３つで一組の電極パターンを構成している。
　線状電極パターン３１Ｃの一端には、ビア電極Ｅ８７が形成されている。線状電極パターン３１Ｃは、ビア電極Ｅ８７を介して、線状電極パターン３１Ｄの一端と導通している。
　線状電極パターン３１Ｄ，３１Ｅは同形状で、積層方向に重なる位置に形成されている。線状電極パターン３１Ｄの一端には、ビア電極Ｅ８８が形成されている。また、線状電極パターン３１Ｄの他端は、線状電極パターン３３Ｃの一端と接続していて、その接続点にビア電極Ｅ７５が形成されている。同様に、線状電極パターン３１Ｅの一端は、線状電極パターン３３Ｄの一端と接続していて、その接続点にビア電極Ｅ７６が形成されている。このビア電極Ｅ７５，Ｅ７６が形成された部分は、図１０に示す接続パターン３０７に相当する。
　線状電極パターン３１Ｄ，３１Ｅは、ビア電極Ｅ７５，Ｅ８８により両端が接続されていて、２つで一組の電極パターンを構成している。そして、線状電極パターン３１Ａ～３１Ｅにより、第１インダクタ３１が形成されている。
　第１０層ＰＬ１０に形成された線状電極パターン３１Ａの一端、すなわち、第１インダクタ３１の一端は、ビア電極Ｅ６１、Ｅ６０，Ｅ５９，Ｅ５８を通じて、平板状電極パターンＥ５７に接続している。
　第１５層ＰＬ１５、第１６層ＰＬ１６、第１７層ＰＬ１７、第１８層ＰＬ１８、第１９層ＰＬ１９には、第２インダクタ３２を構成する線状電極パターン３２Ａ，３２Ｂ，３２Ｃ，３２Ｄ，３２Ｅが形成されている。線状電極パターン３２Ａは、ビア電極Ｅ７６により、線状電極パターン３２Ｅと接続している。すなわち、ビア電極Ｅ７６は、第１インダクタ３１の一端と第２インダクタ３２の一端とを接続している。
　線状電極パターン３２Ａの一端には、ビア電極Ｅ８９が形成されている。また、線状電極パターン３２Ａの他端は、線状電極パターン３４Ａの一端と接続していて、その接続点にビア電極Ｅ７８が形成されている。
　線状電極パターン３２Ｂは、一端にビア電極Ｅ９０が形成されていて、他端が、線状電極パターン３４Ｂの一端と接続している。線状電極パターン３２Ａ，３２Ｂは同形状で、積層方向に重なる位置に形成されている。線状電極パターン３２Ａ，３２Ｂは、ビア電極Ｅ８９，Ｅ７８により両端が接続されていて、２つで一組の電極パターンを構成している。
　線状電極パターン３２Ｃの両端には、ビア電極Ｅ９１，Ｅ９２が形成されている。線状電極パターン３２Ｄの両端には、ビア電極Ｅ９３，Ｅ９４が形成されている。線状電極パターン３２Ｃ，３２Ｄ，３２Ｅは同形状で、積層方向に重なる位置に形成されている。線状電極パターン３２Ｃ，３２Ｄは、ビア電極Ｅ９１，Ｅ９２により両端が接続されている。線状電極パターン３２Ｄ，３２Ｅは、ビア電極Ｅ９３，Ｅ９４により両端が接続されている。これにより、線状電極パターン３２Ｃ，３２Ｄ，３２Ｅは、３つで一組の電極パターンを構成している。線状電極パターン３２Ｅの一端には、ビア電極Ｅ９５が形成されている。
　なお、第１インダクタ３１と第２インダクタ３２とは巻回方向が同じとなるよう、各パターンが形成されている。これにより、第１インダクタ３１と第２インダクタ３２とは、巻回方向を同じにして直列接続された構成となる。
　第２０層ＰＬ２０、第２１層ＰＬ２１、第２２層ＰＬ２２それぞれには、ビア電極Ｅ６２，Ｅ６３，Ｅ６４が形成されている。
　第２３層ＰＬ２３には平板状電極パターンＥ６５が形成されている。平板状電極パターンＥ７２は、図１０に示す平板導体３０２に相当する。平板状電極パターンＥ６５は、第２４層ＰＬ２４に形成されたグランド導体ＧＮＤ２との間でキャパシタＣ３３を構成している。平板状電極パターンＥ６５には、ビア電極Ｅ６４，Ｅ６３，Ｅ６２，Ｅ９５を通じて、第１９層ＰＬ１９に形成された線状電極パターン３２Ｅ、すなわち、第２インダクタ３２の一端が接続されている。
　以上のように、２６層の誘電体層が積層されることで、ＢＰＦ３が形成される。
　以上のような構造により、ＢＰＦ３は図９に示す回路を構成する。このＢＰＦ３のＱ値が高くなる理由は、実施形態１と同じであるため、説明は省略する。このように、本発明に係るインダクタ素子は、ＢＰＦにも適用することができ、低損失なＢＰＦを実現できる。
１－ＬＰＦ（ＬＣフィルタ）
２－ＨＰＦ（ＬＣフィルタ）
３－ＢＰＦ（ＬＣフィルタ）
１Ａ，２Ａ，３Ａ－積層体
１１，２１，３１－第１インダクタ
１２，２２，３２－第２インダクタ
１３，２３，３３－第３インダクタ
１４，２４，３４－第４インダクタ
１０１，１０２…平板導体
２０１，２０２，２０３，２０４，２０５…平板導体
３０１，３０２，３０３，３０４，３０５，３０６…平板導体
３０７…接続パターン
Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１４，Ｃ１５－キャパシタ
Ｃ２１，Ｃ２２，Ｃ２３，Ｃ２４，Ｃ２５－キャパシタ
Ｃ３１，Ｃ３２，Ｃ３３，Ｃ３４，Ｃ３５－キャパシタ
Ｐ１－接続点（入力端）
Ｐ２－接続点（出力端）
Ｐ３－接続点（出力端）
ＩＮ－入力端子（入力部）
ＯＵＴ－出力端子（出力部）

Claims (9)

  1. 　入力端と出力端との間に接続された第１インダクタと、
    　前記第１インダクタに対し並列接続された第２インダクタと、
    　を備え、
    　前記第１インダクタと前記第２インダクタとは、結合を強くする方向に磁界結合するよう形成されている、
    　インダクタ素子。
  2. 　前記第１インダクタと前記第２インダクタとは、同じインダクタンスを有する、請求項１に記載のインダクタ素子。
  3. 　複数の絶縁体層が積層された積層体と、
    　複数の前記絶縁体層に設けられ、前記第１インダクタ及び前記第２インダクタそれぞれを形成するコイルパターン、
    　を備え、
    　前記第１インダクタを形成するコイルパターンと、前記第２インダクタを形成するコイルパターンとは、同じコイル巻回数及び開口径を有し、前記コイルパターンの開口が前記絶縁体層の積層方向に重なり、
    　前記第１インダクタ及び前記第２インダクタは、電流が流れたときに生じる磁束が同方向となるように巻回されている、請求項１または２に記載のインダクタ素子。
  4. 　請求項１に記載のインダクタ素子を備えたＬＣフィルタであって、
    　前記インダクタ素子は、入力部及び出力部を接続する信号ラインに設けられ、
    　第１端が前記インダクタ素子の一端に接続され、第２端が接地されたキャパシタを備えた、ＬＣフィルタ。
  5. 　複数の絶縁体層が積層された積層体と、
    　複数の前記絶縁体層に設けられ、前記第１インダクタ及び前記第２インダクタを形成するコイルパターン及びビア導体、前記第２端が接地されたキャパシタを形成する平板導体、並びに、グランド導体と、
    　を備え、
    　前記第１インダクタ及び前記第２インダクタを形成するコイルパターン及びビア導体と、前記第２端が接地されたキャパシタを形成する平板導体とは、前記絶縁体層の積層方向に前記グランド導体に囲まれ、
    　前記第１インダクタと第２インダクタの接続点から前記第２端が接地されたキャパシタを形成する平板電極に接続され、
    　前記第２端が接地されたキャパシタを形成する前記平板電極と前記グランド導体とでキャパシタが構成され、
    　前記第１インダクタと前記第２インダクタの接続点は前記入力端に接続され、前記第１インダクタと前記第２インダクタの接続点でない他端は前記第２端が接地されたキャパシタを形成する前記平板電極に接続され、前記平板電極は前記出力端に接続され、
    　前記第２端が接地されたキャパシタを形成する前記平板電極と前記グランド導体とでキャパシタが構成される、
    　請求項４に記載のＬＣフィルタ。
  6. 　請求項１に記載のインダクタ素子を備えたＬＣフィルタであって、
    　前記インダクタ素子の第１端は、入力部及び出力部を接続する信号ラインに接続され、第２端は接地され、
    　前記信号ラインに設けられたキャパシタを備えた、ＬＣフィルタ。
  7. 　請求項１に記載のインダクタ素子を備えたＬＣフィルタであって、
    　入力部及び出力部を接続する信号ラインに設けられたＬＣ直列回路と、
    　一端が前記信号ラインに接続され、前記インダクタ素子及びキャパシタからなるＬＣ並列回路と、
    　を備えた、ＬＣフィルタ。
  8. 　複数の絶縁体層が積層された積層体と、
    　複数の前記絶縁体層に設けられ、前記第１インダクタ及び前記第２インダクタを形成するコイルパターン及びビア導体、前記キャパシタを形成する平板導体と、並びに、グランド導体と、
    　を備え、
    　前記第１インダクタ及び前記第２インダクタを形成するコイルパターン及びビア導体と、前記キャパシタを形成する平板導体とは、前記絶縁体層の積層方向に前記グランド導体に囲まれている、
    　請求項５～７のいずれかに記載のＬＣフィルタ。
  9. 　前記第１インダクタを形成するコイルパターンと、前記第２インダクタを形成するコイルパターンは、同じコイル巻回数及び開口径を有し、前記コイルパターンの開口が前記絶縁体層の積層方向に重なり、
    　前記第１インダクタ及び前記第２インダクタは、電流が流れたときに生じる磁束が同方向となるように巻回されている、請求項８に記載のＬＣフィルタ。
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