JPWO2019163784A1 - 太陽電池の製造方法 - Google Patents

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Abstract

結晶基板（１１）の一方の主面（１１Ｓ）の上に、ｐ型半導体層（１３ｐ）を形成する工程と、ｐ型半導体層（１３ｐ）の上に、酸化物を主成分とするリフトオフ層（ＬＦ）を積層する工程と、ｐ型半導体層（１３ｐ）及びリフトオフ層（ＬＦ）を選択的に除去する工程とを含み、ｐ型半導体層（１３ｐ）及びリフトオフ層（ＬＦ）を選択的に除去する工程では、結晶基板（１１）の面直方向の一方の主面側から見て、ｐ型半導体層（１３ｐ）のエッチング面積が、リフトオフ層（ＬＦ）のエッチング面積以下になるように、２種類以上の異なるエッチング液を用いたウエットエッチングを行う。

Description

ここに開示された技術は、太陽電池の製造方法に関する技術分野に属する。
一般的な太陽電池は、半導体基板の両面（受光面・裏面）に電極を配置させた両面電極型であるが、昨今、電極による遮蔽損のない太陽電池として、特許文献１に示されるような、裏面のみに電極を配置させたバックコンタクト（裏面電極）型太陽電池が開発されている。
バックコンタクト型太陽電池は、裏面にｐ型半導体層及びｎ型半導体層等の半導体層パターンを高精度で形成しなければならず、両面電極型の太陽電池と比べて製造方法が煩雑となる。製造方法を簡略化するための技術として、特許文献１に示されるように、リフトオフ法による半導体層パターンの形成技術が挙げられる。すなわち、リフトオフ層を除去して、該リフトオフ層の上に形成された半導体層を除去することにより、半導体層パターンを形成するパターニング技術の開発が進められている。
特開２０１３−１２０８６３号
しかしながら、特許文献１に記載の方法では、リフトオフ層と半導体層との溶解性が似ている場合には、意図しない層までが除去されることがあり、パターニング精度又は生産性が高くならないというおそれがある。
ここに開示された技術は、斯かる点に鑑みてなされたものであり、その目的とするところは、高性能なバックコンタクト型太陽電池を、効率良く製造することにある。
前記課題を解決するために、ここに開示された技術は、半導体基板における互いに対向する２つの主面の一方の主面の上に、第１導電型の第１半導体層を形成する工程と、前記第１半導体層上に、酸化物を主成分とするリフトオフ層を積層する工程と、前記第１半導体層及び前記リフトオフ層をエッチングにより選択的に除去する工程と、前記第１半導体層及び前記リフトオフ層を含む前記一方の主面上に、第２導電型の第２半導体層を形成する工程と、前記リフトオフ層を除去することにより、前記リフトオフ層を覆う前記第２半導体層を除去する工程とを含み、前記第１半導体層及び前記リフトオフ層を選択的に除去する工程では、前記半導体基板の面直方向の前記一方の主面側から見て、前記第１半導体層のエッチング面積が、前記リフトオフ層のエッチング面積以下になるように、２種類以上の異なるエッチング液を用いたウエットエッチングにより前記第１半導体層及び前記リフトオフ層を除去する、という構成とした。
ここに開示された技術によると、高性能なバックコンタクト型太陽電池が、効率良く製造される。
例示的な実施形態に係る太陽電池を部分的に示す模式断面図である。 太陽電池を構成する結晶基板の裏側主面を示す平面図である。 太陽電池の製造方法の一工程を示す部分的な模式断面図である。 太陽電池の製造方法の一工程を示す部分的な模式断面図である。 太陽電池の製造方法の一工程を示す部分的な模式断面図である。 太陽電池の製造方法の一工程を示す部分的な模式断面図である。 太陽電池の製造方法の一工程を示す部分的な模式断面図である。 太陽電池の製造方法の一工程を示す部分的な模式断面図である。 太陽電池の製造方法の一工程を示す部分的な模式断面図である。 太陽電池の製造方法の一工程を示す部分的な模式断面図である。 図７の工程終了時の状態を、結晶基板の面直方向の裏側主面側から見た平面図である。 本実施形態の変形例を示す図８相当図である。 本実施形態の変形例を示す図９相当図である。
例示的な実施形態について図面を参照しながら説明する。
図１は本実施形態に係る太陽電池（セル）の部分的な断面図を示す。図１に示すように、本実施形態に係る太陽電池１０は、シリコン（Ｓｉ）製の結晶基板１１を用いている。結晶基板１１は、互いに対向する２つの主面１１Ｓ（１１ＳＵ、１１ＳＢ）を有している。ここでは、光が入射される主面を表側主面１１ＳＵと呼び、これと反対側の主面を裏側主面１１ＳＢと呼ぶ。便宜上、表側主面１１ＳＵは、裏側主面１１ＳＢよりも積極的に受光させる側を受光側とし、積極的に受光させない側を非受光側とする。
本実施形態に係る太陽電池１０は、いわゆるヘテロ接合結晶シリコン太陽電池であり、電極層を裏側主面１１ＳＢに配置したバックコンタクト型（裏面電極型）太陽電池である。
太陽電池１０は、結晶基板１１、真性半導体層１２、導電型半導体層１３（ｐ型半導体層１３ｐ、ｎ型半導体層１３ｎ）、低反射層１４、及び電極層１５（透明電極層１７、金属電極層１８）を含む。
以下では、便宜上、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎに個別に対応する部材には、参照符号の末尾に「ｐ」又は「ｎ」を付すことがある。また、ｐ型、ｎ型のように導電型が相違するため、一方の導電型を「第１導電型」、他方の導電型を「第２導電型」と称することもある。
結晶基板１１は、単結晶シリコンで形成された半導体基板であっても、多結晶シリコンで形成された半導体基板であってもよい。以下では、単結晶シリコン基板を例に挙げて説明する。
結晶基板１１の導電型は、シリコン原子に対して電子を導入する不純物（例えば、リン（Ｐ）原子）を導入されたｎ型単結晶シリコン基板であっても、シリコン原子に対して正孔を導入する不純物（例えば、ホウ素（Ｂ））原子）を導入されたｐ型単結晶シリコン基板であってもよい。以下では、キャリア寿命が長いといわれるｎ型の単結晶基板を例に挙げて説明する。
また、結晶基板１１は、受光した光を閉じこめておくという観点から、２つの主面１１Ｓの表面に、山（凸）と谷（凹）とから構成されるテクスチャ構造ＴＸ（第１テクスチャ構造）を有していてもよい。なお、テクスチャ構造ＴＸ（凹凸面）は、例えば、結晶基板１１における面方位が（１００）面のエッチングレートと、面方位が（１１１）面のエッチングレートとの差を応用した異方性エッチングによって形成することができる。
結晶基板１１の厚さは、２５０μｍ以下であってもよい。なお、厚さを測定する場合の測定方向は、結晶基板１１の平均面（平均面とは、テクスチャ構造ＴＸに依存しない基板全体としての面を意味する）に対する垂直方向である。これ以降、この垂直方向、すなわち、厚さを測定する方向を面直方向とする。
テクスチャ構造ＴＸにおける凹凸の大きさは、例えば、頂点の数で定義することが可能である。本実施形態では、光取り込み性能と生産性との観点から、頂点の数が、５００００個／ｍｍ２以上１０００００個／ｍｍ２以下の範囲であることが好ましく、特に、７００００個／ｍｍ２個以上８５０００個／ｍｍ２以下であることが好ましい。
結晶基板１１の厚さは、２５０μｍ以下とすると、シリコンの使用量を減らせるため、シリコン基板を確保しやすくなり、低コスト化が図れる。その上、シリコン基板内で光励起により生成した正孔と電子とを裏面側のみで回収するバックコンタクト構造では、各励起子の自由行程の観点からも好ましい。
一方で、結晶基板１１の厚さが過度に小さいと、機械的強度の低下が生じたり、外光（太陽光）が十分に吸収されず、短絡電流密度が減少したりする。このため、結晶基板１１の厚さは、５０μｍ以上が好ましく、７０μｍ以上がより好ましい。結晶基板１１の主面にテクスチャ構造ＴＸが形成されている場合には、結晶基板１１の厚さは、受光側及び裏面側のそれぞれの凹凸構造における凸の頂点を結んだ直線間の距離で表される。
真性半導体層１２（１２Ｕ、１２ｐ、１２ｎ）は、結晶基板１１の両主面１１Ｓ（１１ＳＵ、１１ＳＢ）を覆うことによって、結晶基板１１への不純物の拡散を抑えつつ、表面パッシベーションを行う。なお、「真性（ｉ型）」とは、導電性不純物を含まない完全な真性に限られず、シリコン系層が真性層として機能し得る範囲で微量のｎ型不純物又はｐ型不純物を含む「弱ｎ型」又は「弱ｐ型」の実質的に真性である層をも包含する。
なお、真性半導体層１２（１２Ｕ、１２ｐ、１２ｎ）は、必須ではなく、必要に応じて、適宜形成すればよい。
真性半導体層１２の材料は、特に限定されないが、非晶質シリコン系薄膜であってもよく、シリコンと水素とを含む水素化非晶質シリコン系薄膜（ａ−Ｓｉ：Ｈ薄膜）であってもよい。なお、ここでいう非晶質とは、長周期で秩序を有していない構造を意味する。すなわち、完全な無秩序なだけでなく、短周期で秩序を有しているものも含まれる。
真性半導体層１２の厚さは、特に限定されないが、２ｎｍ以上２０ｎｍ以下であってもよい。厚さが２ｎｍ以上であると、パッシベーション層としての効果が高まり、厚さが２０ｎｍ以下であると、高抵抗化により生じる変換特性の低下を抑えられるためである。
真性半導体層１２の形成方法は、特に限定されないが、プラズマＣＶＤ（Plasma enhanced Chemical Vapor Deposition）法が用いられる。この方法によると、単結晶シリコンへの不純物の拡散を抑制しつつ、基板表面のパッシベーションを有効に行える。また、プラズマＣＶＤ法であれば、真性半導体層１２における層中の水素濃度をその厚さ方向で変化させることにより、キャリアの回収を行う上で有効なエネルギーギャッププロファイルの形成をも行える。
なお、プラズマＣＶＤ法による薄膜の成膜条件としては、例えば、基板温度が１００℃以上３００℃以下、圧力が２０Ｐａ以上２６００Ｐａ以下、及び高周波のパワー密度が０．００３Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下であってもよい。
また、薄膜の形成に使用される原料ガスとしては、真性半導体層１２の場合は、モノシラン（ＳｉＨ４）及びジシラン（Ｓｉ２Ｈ６）等のシリコン含有ガス、又はそれらのガスと水素（Ｈ２）とを混合したガスであってもよい。
なお、上記のガスに、メタン（ＣＨ４）、アンモニア（ＮＨ３）若しくはモノゲルマン（ＧｅＨ４）等の異種の元素を含むガスを添加して、シリコンカーバイド（ＳｉＣ）、シリコンナイトライド（ＳｉＮＸ）又はシリコンゲルマニウム（ＳＩＧｅ）等のシリコン化合物を形成することにより、薄膜のエネルギーギャップを適宜変更してもよい。
導電型半導体層１３としては、ｐ型半導体層１３ｐとｎ型半導体層１３ｎとが挙げられる。図１に示すように、ｐ型半導体層１３ｐは、結晶基板１１の裏側主面１１ＳＢの一部に真性半導体層１２ｐを介して形成される。ｎ型半導体層１３ｎは、結晶基板１１の裏側主面の他の一部に真性半導体層１２ｎを介して形成される。すなわち、ｐ型半導体層１３ｐと結晶基板１１との間、及びｎ型半導体層１３ｎと結晶基板１１との間に、それぞれパッシベーションの役割を果たす中間層として真性半導体層１２が介在する。
ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎの各厚さは、特に限定されないが、２ｎｍ以上２０ｎｍ以下であってもよい。厚さが２ｎｍ以上であると、パッシベーション層としての効果が高まり、厚さが２０ｎｍ以下であると、高抵抗化により生じる変換特性の低下を抑えられるためである。
ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎは、結晶基板１１の裏側において、ｐ型半導体層１３ｐとｎ型半導体層１３ｎとが真性半導体層１２を介して電気的に分離されるように配置される。導電型半導体層１３の幅は、５０μｍ以上３０００μｍ以下であってよく、８０μｍ以上５００μｍ以下であってもよい。なお、半導体層１２，１３の幅及び電極層１７，１８の幅は、特に断りがない限り、パターン化された各層の一部分の長さで、パターン化により、例えば、線状になった一部分の延び方向と直交する方向の長さを意味する。
本実施形態の太陽電池１０では、真性半導体層１２ｎの一部及びｎ型半導体層１３ｎの一部が、ｐ型半導体層１３ｐの上に形成されている。真性半導体層１２ｎ及びｎ型半導体層１３ｎにおける、ｐ型半導体層１３ｐの上に形成された部分は、幅方向の端縁が略面一になるように構成されている。
結晶基板１１内で生成した光励起子（キャリア）が導電型半導体層１３を介して取り出される場合、正孔は電子よりも有効質量が大きい。このため、輸送損を低減させるという観点から、ｐ型半導体層１３ｐがｎ型半導体層１３ｎよりも幅が狭くてもよい。例えば、ｐ型半導体層１３ｐの幅は、ｎ型半導体層１３ｎの幅の０．５倍以上０．９倍以下であってもよく、また、０．６倍以上０．８倍以下であってもよい。
ｐ型半導体層１３ｐは、ｐ型のドーパント（ホウ素等）が添加されたシリコン層であって、不純物拡散の抑制又は直列抵抗の抑制の観点から、非晶質シリコンで形成されてもよい。一方、ｎ型半導体層１３ｎは、ｎ型のドーパント（リン等）が添加されたシリコン層であって、ｐ型半導体層１３ｐと同様に、非晶質シリコン層で形成されてもよい。
導電型半導体層１３の原料ガスとしては、モノシラン（ＳｉＨ４）若しくはジシラン（Ｓｉ２Ｈ６）等のシリコン含有ガス、又はシリコン系ガスと水素（Ｈ２）との混合ガスを用いてもよい。ドーパントガスには、ｐ型半導体層１３ｐの形成にはジボラン（Ｂ２Ｈ６）等が用いられ、ｎ型半導体層の形成にはホスフィン（ＰＨ３）等が用いられる。また、ホウ素（Ｂ）又はリン（Ｐ）といった不純物の添加量は微量でよいため、ドーパントガスを原料ガスで希釈した混合ガスを用いてもよい。
また、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎのエネルギーギャップの調整のために、メタン（ＣＨ４）、二酸化炭素（ＣＯ２）、アンモニア（ＮＨ３）又はモノゲルマン（ＧｅＨ４）等の異種の元素を含むガスを添加することにより、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎが合金化されてもよい。
低反射層１４は、太陽電池１０が受けた光の反射を抑制する層である。低反射層１４の材料には、光を透過する透光性の材料であれば、特に限定されないが、例えば、酸化ケイ素（ＳｉＯＸ）、窒化ケイ素（ＳｉＮＸ）、酸化亜鉛（ＺｎＯ）又は酸化チタン（ＴｉＯＸ）が挙げられる。また、低反射層１４の形成方法としては、例えば、酸化亜鉛又は酸化チタン等の酸化物のナノ粒子を分散させた樹脂材料で塗布してもよい。
電極層１５は、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎをそれぞれ覆うように形成されて、各導電型半導体層１３と電気的に接続される。これにより、電極層１５は、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎに生じるキャリアを導く輸送層として機能する。なお、各半導体層１３ｐ、１３ｎに対応する電極層１５ｐ、１５ｎは、乖離して配置されることで、ｐ型半導体層１３ｐとｎ型半導体層１３ｎとの短絡を防止する。
また、電極層１５は、導電性が高い金属のみで形成されてもよい。また、ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎとのそれぞれの電気的な接合の観点から、又は電極材料である金属の両半導体層１３ｐ、１３ｎに対する原子の拡散を抑制するという観点から、透明導電性酸化物で構成された電極層１５を、金属製の電極層とｐ型半導体層１３ｐとの間及び金属製の電極層とｎ型半導体層１３ｎとの間にそれぞれ設けてもよい。
本実施形態においては、透明導電性酸化物で形成される電極層１５を透明電極層１７と称し、金属製の電極層１５を金属電極層１８と称する。また、図２に示す結晶基板１１の裏側主面１１ＳＢの平面図に示すように、それぞれ櫛歯形状を持つｐ型半導体層１３ｐ及びｎ型半導体層１３ｎにおいて、櫛背部上に形成される電極層をバスバー部と称し、櫛歯部上に形成される電極層をフィンガ部と称することがある。
透明電極層１７は、材料としては特に限定されないが、例えば、酸化亜鉛（ＺｎＯ）若しくは酸化インジウム（ＩｎＯＸ）、又は酸化インジウムに種々の金属酸化物、例えば酸化チタン（ＴｉＯＸ）、酸化スズ（ＳｎＯＸ）、酸化タングステン（ＷＯＸ）若しくは酸化モリブデン（ＭｏＯＸ）等を１重量％以上１０重量％以下で添加した透明導電性酸化物が挙げられる。
透明電極層１７の厚さは、２０ｎｍ以上２００ｎｍ以下であってもよい。この厚さに好適な透明電極層の形成方法には、例えば、スパッタ法等の物理気相堆積（ＰＶＤ：physical Vapor Deposition）法、又は有機金属化合物と酸素又は水との反応を利用した金属有機化学気相堆積法（ＭＯＣＶＤ：Metal-Organic Chemical Vapor Deposition）法等が挙げられる。
金属電極層１８は、材料としては特に限定されないが、例えば、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）又はニッケル（Ｎｉ）等が挙げられる。
金属電極層１８の厚さは、１μｍ以上８０μｍ以下であってもよい。この厚さに好適な金属電極層１８の形成方法には、材料ペーストをインクジェットによる印刷若しくはスクリーン印刷する印刷法、又はめっき法が挙げられる。但し、これには限定されず、真空プロセスを採用する場合には、蒸着又はスパッタリング法を採用してもよい。
また、ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎにおける櫛歯部の幅と、該櫛歯部の上に形成される金属電極層１８の幅とは、同程度であってもよい。但し、櫛歯部の幅と比べて、金属電極層１８の幅が狭くてもよい。また、金属電極層１８同士のリークが防止される構成であれば、櫛歯部の幅と比べて、金属電極層１８の幅が広くてもよい。
本実施形態においては、結晶基板１１の裏側主面１１ＳＢの上に、真性半導体層１２、導電型半導体層１３、低反射層１４及び電極層１５を積層した状態で、各接合面のパッシベーション、導電型半導体層１３及びその界面における欠陥準位の発生の抑制、並びに透明電極層１７における透明導電性酸化物の結晶化を目的として、所定のアニール処理を施す。
本実施形態に係るアニール処理には、例えば、上記の各層を形成した結晶基板１１を１５０℃以上２００℃以下に過熱したオーブンに投入して行うアニール処理が挙げられる。この場合、オーブン内の雰囲気は、大気でもよく、さらには、水素又は窒素を用いると、より効果的なアニール処理を行える。また、このアニール処理は、各層を形成した結晶基板１１に、赤外線ヒータにより赤外線を照射させるＲＴＡ（Rapid Thermal Annealing）処理であってもよい。
［太陽電池の製造方法］
以下、本実施形態に係る太陽電池１０の製造方法について図３〜図９を参照しながら説明する。
まず、図３に示すように、表側主面１１ＳＵ及び裏側主面１１ＳＢにそれぞれテクスチャ構造ＴＸを有する結晶基板１１を準備する。
次に、図４に示すように、結晶基板１１の表側主面１１ＳＵの上に、例えば真性半導体層１２Ｕを形成する。続いて、形成した真性半導体層１２Ｕの上に低反射層１４を形成する。低反射層１４には、光閉じ込めの観点から、適した光吸収係数及び屈折率を有するシリコンナイトライド（ＳｉＮＸ）又はシリコンオキサイド（ＳｉＯＸ）を用いられる。
次に、図５に示すように、結晶基板１１の裏側主面１１ＳＢの上に、例えばｉ型非晶質シリコンを用いた真性半導体層１２ｐを形成する。続いて、形成した真性半導体層１２ｐの上に、ｐ型半導体層１３ｐを形成する。これにより、結晶基板１１における一方の主面である裏側主面１１ＳＢの上に、ｐ型半導体層１３ｐが形成される。このように、本実施形態においては、ｐ型半導体層（第１半導体層）１３ｐを形成する工程は、ｐ型半導体層１３ｐを形成するよりも前に、結晶基板（半導体基板）１１の一方の主面（裏側主面）１１Ｓの上に真性半導体層（第１真性半導体層）１２ｐを形成する工程を含む。
その後、形成したｐ型半導体層１３ｐの上に、リフトオフ層ＬＦを形成する。本実施形態では、リフトオフ層ＬＦは、酸化物を主成分として構成されている。具体的には、リフトオフ層ＬＦは、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、スズ（ＳｎＯ）、アルミニウム（Ａｌ）及びケイ素（Ｓｉ）のうち１種類以上から選択された元素の酸化物を主成分として構成されている。リフトオフ層ＬＦは、前記元素のうち１種類からなる酸化物（例えば、酸化インジウム（ＩｎＯＸ））である必要はなく、例えば、インジウム−スズ複合酸化物、インジウム−アルミニウム複合酸化物、インジウム−ケイ素複合酸化物、亜鉛−ケイ素複合酸化物、亜鉛−スズ複合酸化物、亜鉛−アルミニウム複合酸化物、アルミニウム−ケイ素複合酸化物などの３元型や、インジウム−亜鉛−スズ複合酸化物、亜鉛−スズ−ケイ素複合酸化物などの４元型などを選択することができる。
リフトオフ層ＬＦは、真空プロセス、特に、ＣＶＤ法やスパッタリング法により形成することができる。これらの方法では原料ガスの流量比や圧力、プラズマ放電時の電圧などで密度などの膜質を、組成を大きく変えることなく制御が可能である。さらに、前記製膜条件を膜厚方向で変えることで、膜厚方向のエッチング特性の調整も可能となる。また、真空プロセスで形成された酸化物の構造は、特に限定されるものではないが、例えば層の内部に物理的または化学的な空隙（欠陥）を含んだ構造が挙げられる。真空プロセスでリフトオフ層ＬＦを形成すると、成長する粒子は成膜面に対してほぼ垂直に積み上がるように成長する。この場合、成長した粒子で形成された粒子体が多数生じて、それら粒子体同士の間に空隙が発生することがある。このような空隙を含むリフトオフ層ＬＦの場合、エッチング溶液が層内部に浸入しやすくなることから、エッチング速度が速まることもある。このため、後述するリフトオフの時間を短縮し得る。
次に、図６及び図７に示すように、結晶基板１１の裏側主面１１ＳＢにおいて、リフトオフ層ＬＦ及びｐ型半導体層１３ｐをパターニングする。これにより、ｐ型半導体層１３ｐが形成されない非形成領域ＮＡが生じる。一方、結晶基板１１の裏側主面１１ＳＢでエッチングされなかった領域には、リフトオフ層ＬＦ及びｐ型半導体層１３ｐが残る。
図６及び図７の工程では、結晶基板１１の面直方向の裏側主面１１ＳＢ側から見て、真性半導体層１２ｐ及びｐ型半導体層１３ｐのエッチングで溶けた面積（以下、エッチング面積という）が、リフトオフ層ＬＦのエッチング面積以下になるように、２種類以上の異なるエッチング液を用いたウエットエッチングにより、真性半導体層１２ｐ、ｐ型半導体層１３ｐ及びリフトオフ層ＬＦを除去する。より詳しくは、結晶基板１１の面直方向の裏側主面１１ＳＢ側から見て、真性半導体層１２ｐ及びｐ型半導体層１３ｐの幅が、リフトオフ層ＬＦの幅以上になるように、真性半導体層１２ｐ、ｐ型半導体層１３ｐ及びリフトオフ層ＬＦを除去する。
実際の工程では、図６に示すように、リフトオフ層を、第１エッチング液を用いたウエットエッチングにより選択的に除去した後、図７に示すように、真性半導体層１２及びｐ型半導体層を、第２エッチング液を用いたウエットエッチングにより選択的に除去する。
このようなパターニング工程は、フォトリソグラフィ法、例えば所定のパターンを有するレジスト膜（不図示）をリフトオフ層ＬＦの上に形成し、形成したレジスト膜によってマスクされた領域をエッチングすることにより実現され得る。図６及び図７に示すように、真性半導体層１２ｐ、ｐ型半導体層１３ｐ及びリフトオフ層ＬＦの各層をパターニングすることにより、結晶基板１１の裏側主面１１ＳＢの一部の領域に非形成領域ＮＡ、すなわち裏側主面１１ＳＢの露出領域が生じる。なお、非形成領域ＮＡについての詳細は後述する。
図６に示す工程で使用する第１エッチング液としては、例えば、塩酸又は硝酸などの強酸系のエッチング液が用いられる。一方で、図７に示す工程で使用する第２エッチング液としては、例えば、オゾンをフッ化水素酸に溶解させた溶液（以下、オゾン／フッ酸液）が用いられる。
なお、第２エッチング液であるオゾン／フッ酸液は、真性半導体層１２ｐ及びｐ型半導体層１３ｐのみでなく、リフトオフ層ＬＦもエッチングする。このため、図７で示す工程後の状態では、図６で示す工程後の状態と比較して、リフトオフ層ＬＦの幅方向の端縁部が後退する。これにより、リフトオフ層ＬＦの端縁部がｐ型半導体層１３ｐの端縁部よりも後退した状態となる。この結果、図１１に示すように、結晶基板１１の面直方向の裏側主面１１ＳＢ側から見て、真性半導体層１２ｐ及びｐ型半導体層１３ｐの幅が、リフトオフ層ＬＦの幅以上になる。
次に、図８に示すように、リフトオフ層ＬＦ、ｐ型半導体層１３ｐ及び真性半導体層１２ｐを含め、結晶基板１１の裏側主面１１ＳＢの上に、真性半導体層１２ｎ及びｎ型半導体層１３ｎを順次形成する。このように、本実施形態においては、ｎ型半導体層（第２半導体層）１３ｎを形成する工程は、ｎ型半導体層１３ｎを形成するよりも前に、結晶基板（半導体基板）１１のリフトオフ層ＬＦ及びｐ型半導体層を含む一方の主面（裏側主面）１１Ｓの上に真性半導体層（第２真性半導体層）１２ｎを形成する工程を含む。これにより、真性半導体層１２ｎとｎ型半導体層１３ｎとの積層膜が、非形成領域ＮＡ上と、リフトオフ層ＬＦの表面及び側面（端面）と、リフトオフ層ＬＦ、ｐ型半導体層１３ｐ及び真性半導体層１２ｐの側面（端面）とを覆うように形成される。ここで、リフトオフ層ＬＦの端縁部がｐ型半導体層１３ｐの端縁部よりも後退した状態で、真性半導体層１２ｎ及びｎ型半導体層１３ｎを形成するため、図８に示すように、真性半導体層１２ｎの一部及びｎ型半導体層１３ｎの一部は、ｐ型半導体層１３ｐの上に直接乗り上げて形成される。
次に、図９に示すように、エッチング液を用いて、積層したリフトオフ層ＬＦを除去することにより、リフトオフ層ＬＦを覆うｎ型半導体層１３ｎ及び真性半導体層１２ｎを結晶基板１１から除去する（リフトオフする）。ここでは、リフトオフ層ＬＦを覆う第２真性半導体層及び第２導電型半導体層を溶解する必要はなく、リフトオフ層の除去と同時に結晶基板から剥離される。なお、このパターニングに使用するエッチング液は、リフトオフ層ＬＦを溶解しかつ各真性半導体層１２及び導電型半導体層１３を溶解しない溶媒を用いることが好ましい。例えば、リフトオフ層ＬＦが酸化インジウム（ＩｎＯＸ）又は酸化亜鉛（ＺｎＯ）などの金属酸化物を主成分とする場合には、塩酸などの酸性液が用いられ、リフトオフ層ＬＦが酸化ケイ素（ＳｉＯＸ）を主成分とする場合には、フッ化水素酸が用いられる。
次に、図１０に示すように、結晶基板１１における裏側主面１１ＳＢの上、すなわち、ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎのそれぞれに、例えば、マスクを用いたスパッタリング法により透明電極層１７（１７ｐ、１７ｎ）を形成する。なお、透明電極層１７（１７ｐ、１７ｎ）の形成は、スパッタリング法に代えて、以下のようにしてもよい。例えば、マスクを用いずに透明導電性酸化物膜を裏側主面１１ＳＢ上の全面に成膜し、その後、フォトリソグラフィ法により、ｐ型半導体層１３ｐ上及びｎ型半導体層１３ｎ上にそれぞれ透明導電性酸化物膜を残すエッチングを行って形成してもよい。
その後、透明電極層１７の上に、例えば開口部を有するメッシュスクリーン（不図示）を用いて、線状の金属電極層１８（１８ｐ、１８ｎ）を形成する。
以上の工程により、裏面接合型の太陽電池１０が形成される。
（まとめ及び効果）
上述した太陽電池１０の製造方法から以下のことがいえる。
まず、図９に示す工程では、エッチング液により、リフトオフ層ＬＦを除去すると、このリフトオフ層ＬＦの上に堆積していた真性半導体層１２ｎ及びｎ型半導体層１３ｎも結晶基板１１から同時に除去される（いわゆるリフトオフ）。この工程では、図６に示す工程での、例えばフォトリソグラフィ法を用いた場合と比べて、フォトリソグラフィ法に使用するレジスト塗布工程及び現像工程を要しない。このため、ｎ型半導体層１３ｎが簡便にパターン化される。
また、リフトオフ層ＬＦは酸化物を主成分として構成され、真性半導体層１２ｐ、ｐ型半導体層１３ｐ及びリフトオフ層ＬＦをパターニングする工程では、結晶基板１１の面直方向の裏側から見て、真性半導体層１２ｐ及びｐ型半導体層１３ｐのエッチング面積が、リフトオフ層ＬＦのエッチング面積以下になるように、２種類以上の異なるエッチング液を用いたウエットエッチングにより真性半導体層１２ｐ、ｐ型半導体層１３ｐ及びリフトオフ層ＬＦが除去される。このように、真性半導体層１２ｐ及びｐ型半導体層１３ｐのエッチング面積が、リフトオフ層ＬＦのエッチング面積以下になるようにエッチングすることにより、真性半導体層１２ｎ及びｎ型半導体層１３ｎを形成した段階で、結晶基板１１の露出が防止される。
すなわち、仮に、結晶基板１１の面直方向の裏側から見て、真性半導体層１２ｐ及びｐ型半導体層１３ｐのエッチング面積が、リフトオフ層ＬＦのエッチング面積よりも大きい場合、真性半導体層１２ｐ及びｐ型半導体層１３ｐがリフトオフ層ＬＦよりも後退したような状態（サイドカットされた状態）になる。この状態で、真性半導体層１２ｎ及びｎ型半導体層１３ｎを形成すると、リフトオフ層ＬＦがマスクのような役割を果たして、非形成領域ＮＡ上の真性半導体層１２ｎの側面と、真性半導体層１２ｐ及びｐ型半導体層１３ｐの側面との間に隙間が生じる。そして、リフトオフ層ＬＦ、真性半導体層１２ｐ及びｐ型半導体層１３ｐを除去すると、真性半導体層１２ｐ及びｐ型半導体層１３ｐと真性半導体層１２ｎ及びｎ型半導体層１３ｎとの間において、結晶基板１１の裏側主面１１ＳＢが露出した状態になる。結晶基板１１の裏側主面１１ＳＢが露出した状態になれば、露出した面積分だけ正孔及び電子の回収できる有効面積が減少することになるため、太陽電池の性能が劣化してしまう。
これに対して、本実施形態のように、リフトオフ層ＬＦが酸化物を主成分として構成されると、真性半導体層１２ｐ及びｐ型半導体層１３ｐのエッチング特性と、リフトオフ層ＬＦのエッチング特性とが大きく異なる。そして、リフトオフ層ＬＦをエッチングする際のエッチング液と、真性半導体層１２ｐ及びｐ型半導体層１３ｐをエッチングする際のエッチング液とを異ならせることで、各層のエッチング面積のコントロール、特に、真性半導体層１２ｐ及びｐ型半導体層１３ｐの幅方向におけるパターニング精度が高くなる。これにより、真性半導体層１２ｐ及びｐ型半導体層１３ｐのエッチング面積が、リフトオフ層ＬＦのエッチング面積以下になる。この結果、真性半導体層１２ｐ及びｐ型半導体層１３ｐの側面とリフトオフ層ＬＦの側面とが面一になるか、又は、リフトオフ層ＬＦが真性半導体層１２ｐ及びｐ型半導体層１３ｐよりも後退したような状態になる。この状態で、真性半導体層１２ｎ及びｎ型半導体層１３ｎを形成すれば、真性半導体層１２ｎは、少なくとも、真性半導体層１２ｐ及びｐ型半導体層１３ｐの側面に接触するように形成されるため、結晶基板１１の露出が抑制される。したがって、太陽電池の性能の劣化が抑えられ、高性能な太陽電池を製造することが可能となる。
これらのことから、本実施形態によれば、高性能なバックコンタクト型太陽電池を、効率良く製造される。
前述のように、各層のエッチング面積をコントロールするためには、図６の工程で用いられる第１エッチング液のエッチング速度が、以下の関係式（１）：
真性半導体層１２ｐのエッチング速度≦ｐ型半導体層１３ｐのエッチング速度＜＜リフトオフ層ＬＦのエッチング速度・・・（１）
を満たすとともに、図７に示す工程で用いられる第２エッチング液のエッチング速度が、以下の関係式（２）：
真性半導体層１２ｐのエッチング速度≦ｐ型半導体層１３ｐのエッチング速度≦リフトオフ層ＬＦのエッチング速度・・・（２）
を満たすことが好ましい。
第１エッチング液が前記関係式（１）を満たせば、図６に示す工程において、リフトオフ層ＬＦを選択的にかつ速く溶解させることができる。そして、第２エッチング液が前記関係式（２）を満たすことにより、図７に示す工程において、真性半導体層１２ｐ及びｐ型半導体層１３ｐを溶解させるときに、リフトオフ層ＬＦも一緒に溶解する。このため、真性半導体層１２ｐ及びｐ型半導体層１３ｐのエッチング面積がリフトオフ層ＬＦのエッチング面積よりも大きくなることがなく、真性半導体層１２ｐ及びｐ型半導体層１３ｐのサイドカットが生じ難い。
前述の関係式（１）及び（２）は、エッチング液の種類又はエッチング液の濃度により、満足させることができる。
また、リフトオフ層ＬＦの膜厚は、２０ｎｍ以上５００ｎｍ以下であることが好ましく、特に５０ｎｍ以上２５０ｎｍ以下であると好ましい。すなわち、リフトオフ層ＬＦの膜厚が厚すぎると、図６の工程おけるエッチング不足又は生産性の低下が懸念される。また、リフトオフ層ＬＦの膜厚が厚すぎると、サイドエッチングによりリフトオフ層ＬＦに逆テーパー状のアンダーカットが生じる可能性がある。リフトオフ層ＬＦに逆テーパー状のアンダーカットが生じると、リフトオフ層ＬＦの幅が、ｐ型半導体層１３ｐに近づくほどリフトオフ層ＬＦの表面と比べて狭くなる。このため、真性半導体層１２ｐ及びｐ型半導体層１３ｐをエッチングした後の状態において、真性半導体層１２ｐ及びｐ型半導体層１３ｐの端縁部が、リフトオフ層ＬＦにおけるｐ型半導体層１３ｐから最も遠い側の部分の端縁部よりも後退した状態になる。この状態で、真性半導体層１２ｎ及びｎ型半導体層１３ｎを形成すると、前述したように、リフトオフ層ＬＦがマスクのような役割を果たして、非形成領域ＮＡ上の真性半導体層１２ｎの側面と、真性半導体層１２ｐ及びｐ型半導体層１３ｐの側面との間に隙間が生じて、最終的に、結晶基板１１が露出してしまう。よって、リフトオフ層ＬＦの膜厚は、前記のような逆テーパー状のアンダーカットを防止できる程度の膜厚にする必要がある。一方で、膜厚が薄すぎると、図６に示す工程でリフトオフ層ＬＦをパターニングする際にリフトオフ層ＬＦが完全に除去される（リフトオフされる）おそれがあるため、ある程度の膜厚は必要になる。したがって、リフトオフ層ＬＦの膜厚は、２０ｎｍ以上５００ｎｍ以下が特に好ましい膜厚である。
また、結晶基板１１がテクスチャ構造ＴＸを有しており、この結晶基板１１の裏側主面１１ＳＢの上に形成されるｐ型半導体層１３ｐ及びｎ型半導体層１３ｎの各面には、テクスチャ構造ＴＸを反映したテクスチャ構造（第２テクスチャ構造）が含まれることが好ましい。
表面にテクスチャ構造ＴＸを有する導電型半導体層１３であると、テクスチャ構造ＴＸの凹凸に起因して、エッチング液が半導体層１３に染み込みやすくなる。このため、導電型半導体層１３が除去されやすく、すなわちパターニングされやすくなる。
なお、本実施形態においては、結晶基板１１の両主面１１Ｓ、すなわち、表側主面１１ＳＵと裏側主面１１ＳＢとにテクスチャ構造ＴＸ（第１テクスチャ構造）を設けたが、いずれか一方の主面に設けてもよい。すなわち、テクスチャ構造ＴＸを表側主面１１ＳＵに設けた場合は、受光した光の取り込み効果及び閉じ込め効果が高くなる。一方、テクスチャ構造ＴＸを裏側主面１１ＳＢに設けた場合は、光の取り込み効果が向上すると共に、導電型半導体層１３のパターニングが容易となる。従って、結晶基板１１のテクスチャ構造ＴＸは、少なくとも一方の主面１１Ｓに設ければよい。また、本実施形態においては、両主面１１Ｓのテクスチャ構造ＴＸを同一パターンとしたが、これに限られず、表側主面１１ＳＵと裏側主面１１ＳＢとでテクスチャ構造ＴＸの凹凸の大きさを変えてもよい。
ここに開示された技術は、前記実施形態に限られるものではなく、請求の範囲の主旨を逸脱しない範囲で代用が可能である。
例えば、前述の実施形態では、図７に示す工程では、結晶基板１１の面直方向の裏側から見て、真性半導体層１２ｐ及びｐ型半導体層１３ｐの幅が、リフトオフ層ＬＦの幅よりも大きくなるように、真性半導体層１２ｐ及びｐ型半導体層１３ｐをパターニングしているが、これに限らず、真性半導体層１２ｐ及びｐ型半導体層１３ｐの幅が、リフトオフ層ＬＦの幅と略同じ（実際には、リフトオフ層ＬＦの幅が僅かに小さい）に形成されるようにパターニング（エッチング）してもよい。すなわち、真性半導体層１２ｐ及びｐ型半導体層１３ｐの幅が、リフトオフ層ＬＦの幅と略同じ場合、リフトオフ層ＬＦの端縁部とｐ型半導体層１３ｐの端縁部とは略同じ位置に位置する。この状態で、真性半導体層１２ｎ及びｎ型半導体層１３ｎを形成すると、図１２に示すように、真性半導体層１２ｎ及びｎ型半導体層１３ｎは、ｐ型半導体層１３ｐの上には直接乗り上げずに形成される。これにより、リフトオフ層ＬＦを除去することで、リフトオフ層ＬＦの上に堆積したｎ型半導体層１３ｎ及び真性半導体層１２ｎを結晶基板１１から除去すると、図１３に示すように、ｎ導電型半導体層１３ｎはｐ型半導体層１３ｐの上には形成されず、幅方向において、真性半導体層１２ｎを介してｐ型半導体層１３ｐと分離される。なお、このようにして、ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎを形成する場合、リークの発生を抑制する観点から、ｐ型半導体層１３ｐとｎ型半導体層１３ｎとの境界部分に分離溝を形成することが好ましい。
また、前述の実施形態では、図５で示す工程で使用する半導体層は、ｐ型半導体層１３ｐであったが、これに限らず、ｎ型半導体層１３ｎであっても構わない。また、結晶基板１１の導電型も特に限定されず、ｐ型であってもｎ型であってもよい。
上述の実施形態は単なる例示に過ぎず、本開示の技術の範囲を限定的に解釈してはならない。本開示の技術の範囲は請求の範囲によって定義され、請求の範囲の均等範囲に属する変形や変更は、全て本開示の技術の範囲内のものである。
以下、本開示に係る技術を実施例により具体的に説明する。但し、本開示に係る技術はこれらの実施例に限定されない。実施例１〜３、並びに、比較例１及び２は、以下のようにして作製した（［表１］を参照）。なお、以下の説明では、実施例１〜３、並びに、比較例１及び２において、条件が同じものについては、特に区別していない。
［結晶基板］
まず、結晶基板として、厚さが２００μｍの単結晶シリコン基板を採用した。単結晶シリコン基板の両主面に異方性エッチングを行った。これにより、結晶基板にピラミッド型のテクスチャ構造が形成された。
［真性半導体層］
結晶基板をＣＶＤ装置に導入し、導入した結晶基板の両主面に、シリコン製の真性半導体層（膜厚８ｎｍ）を形成した。製膜条件は、基板温度を１５０℃、圧力を１２０Ｐａ、ＳｉＨ４／Ｈ２流量比の値を３／１０、及びパワー密度を０．０１１Ｗ／ｃｍ２とした。
［ｐ型半導体層（第１導電型半導体層）］
両主面に真性半導体層を形成した結晶基板をＣＶＤ装置に導入し、裏側主面の真性半導体層の上に、ｐ型水素化非晶質シリコン系薄膜（膜厚１０ｎｍ）を形成した。製膜条件は、基板温度を１５０℃、圧力を６０Ｐａ、ＳｉＨ４／Ｂ２Ｈ６流量比の値を１／３、及びパワー密度を０．０１Ｗ／ｃｍ２とした。また、Ｂ２Ｈ６ガスの流量は、Ｂ２Ｈ６がＨ２により５０００ｐｐｍまで希釈された希釈ガスの流量である。
［リフトオフ層］
実施例１では、マグネトロンスパッタリング装置を用いて、ｐ型水素化非晶質シリコン系薄膜の上に、インジウム−スズ複合酸化物を主成分とするリフトオフ層を１００ｎｍの膜厚になるように形成した。酸化スズを２０重量％含有した酸化インジウムをターゲットとして使用し、基板温度を１５０℃とした装置のチャンバ内に、アルゴンと酸素の混合ガスを導入させて、そのチャンバ内の圧力を０．８Ｐａとなるように設定した。アルゴンと酸素の混合比は、酸素が１０体積％となるように設定し、交流電源を用いて０．４Ｗ／ｃｍ２の電力密度で製膜を行った。
実施例２では、マグネトロンスパッタリング装置を用いて、ｐ型水素化非晶質シリコン系薄膜の上に、亜鉛−スズ複合酸化物を主成分とするリフトオフ層を１００ｎｍの膜厚になるように形成した。酸化スズを４０重量％含有した酸化亜鉛をターゲットとして使用し、基板温度を１５０℃とした装置のチャンバ内に、アルゴンと酸素の混合ガスを導入させて、そのチャンバ内の圧力を０．８Ｐａとなるように設定した。アルゴンと酸素の混合比は、酸素が５体積％となるように設定し、交流電源を用いて０．４Ｗ／ｃｍ２の電力密度で、製膜を行った。
実施例３では、ＣＶＤ装置を用いて、ｐ型水素化非晶質シリコン系薄膜の上に、酸化ケイ素（ＳｉＯＸ）を主成分とするリフトオフ層を１５０ｎｍの膜厚になるように形成した。製膜条件は、基板温度を１５０℃とし、圧力が０．９ｋＰａ、ＳｉＨ４／ＣＯ２／Ｈ２流量比が１／１０／７５０、パワー密度が０．１５Ｗ／ｃｍ２とした。
比較例１では、ｐ型水素化非晶質シリコン系薄膜の上に、亜鉛−スズ複合酸化物を主成分とするリフトオフ層を１００ｎｍの膜厚になるように形成した。酸化スズを４０重量％含有した酸化亜鉛をターゲットとして使用し、基板温度を１５０℃とした装置のチャンバ内に、アルゴンと酸素の混合ガスを導入させて、そのチャンバ内の圧力を０．８Ｐａとなるように設定した。アルゴンと酸素の混合比は、酸素が５体積％となるように設定し、交流電源を用いて０．４Ｗ／ｃｍ２の電力密度で、製膜を行った。
比較例２では、ｐ型水素化非晶質シリコン系薄膜の上に、銅を主成分とするリフトオフ層を２００ｎｍの膜厚になるように形成した。銅をターゲットとして使用し、基板温度を１５０℃とした装置のチャンバ内に、アルゴンを導入させて、そのチャンバ内の圧力を０．６Ｐａとなるように設定した。交流電源を用いて０．４Ｗ／ｃｍ２の電力密度で製膜を行った。
［リフトオフ層及び第１導電型半導体層のパターニング］
まず、実施例１〜３、並びに、比較例１及び２のそれぞれに対して、リフトオフ層が形成された結晶基板の裏側主面に感光性レジスト膜を製膜した。これをフォトリソグラフィ法により露光・現像を行い、リフトオフ層、ｐ型半導体層及び真性半導体層を除去する領域を露出させた。
実施例１及び２では、露光・現像後、３重量％の塩酸に浸漬し、露出された領域のリフトオフ層を除去した。純水によるリンスの後に、５．５重量％のフッ化水素酸に２０ｐｐｍのオゾンを混合したオゾン／フッ酸液に浸漬し、露出された領域のｐ型半導体層及び真性半導体層を除去した。
実施例３では、露光・現像後、５重量％の下垂フッ化水素酸に浸漬し、露出された領域のリフトオフ層を除去した。純水によるリンスの後に、５．５重量％のフッ化水素酸に２０ｐｐｍのオゾンを混合したオゾン／フッ酸液に浸漬し、露出された領域のｐ型半導体層及び真性半導体層を除去した。
比較例１では、露光・現像後、５．５重量％のフッ化水素酸に２０ｐｐｍのオゾンを混合したオゾン／フッ酸液に浸漬し、露出された領域のリフトオフ層、ｐ型半導体層及び真性半導体層を除去した。
比較例２では、露光・現像後、７重量％の塩化鉄（ＩＩＩ）水溶液に浸漬し、露出された領域のリフトオフ層を除去した。純水によるリンスの後に、５．５重量％のフッ化水素酸に２０ｐｐｍのオゾンを混合したオゾン／フッ酸液に浸漬し、露出された領域のｐ型半導体層及び真性半導体層を除去した。
以下、この工程をパターニング工程という。
［ｎ型半導体層（第２導電型半導体層）］
パターニング工程の後に、露出した裏側主面を濃度が２重量％のフッ化水素酸によって洗浄した結晶基板をＣＶＤ装置に導入し、裏側主面に真性半導体層（膜厚８ｎｍ）を１回目の真性半導体層と同様の成膜条件で形成した。続いて、形成した真性半導体層の上に、ｎ型水素化非晶質シリコン系薄膜（膜厚１０ｎｍ）を形成した。製膜条件は、基板温度が１５０℃、圧力が６０Ｐａ、ＳｉＨ４／ＰＨ３／Ｈ２流量比の値が１／２、及びパワー密度が０．０１Ｗ／ｃｍ２とした。また、ＰＨ３ガスの流量は、ＰＨ３がＨ２により５０００ｐｐｍまで希釈された希釈ガスの流量である。
［リフトオフ層及び第２導電型半導体層の除去］
実施例１及び２では、ｎ型半導体層が形成された結晶基板を、エッチング液として濃度が３重量％の塩酸に浸漬して、リフトオフ層、そのリフトオフ層を覆うｎ型半導体層、及びリフトオフ層とｎ型半導体層との間にある真性半導体層をまとめて除去した。
実施例３では、ｎ型半導体層が形成された結晶基板を、エッチング液として濃度が５重量％のフッ化水素酸に浸漬して、リフトオフ層、該リフトオフ層の上のｎ型半導体層、及びリフトオフ層とｎ型半導体層との間にある真性半導体層をまとめて除去した。
比較例１では、詳しくは後述するが、リフトオフ層が、リフトオフ層として機能しない程度に過剰にエッチングされたため、この工程は実行していない。
比較例２では、ｎ型半導体層が形成された結晶基板を、エッチング液として濃度が７重量％の塩化鉄（ＩＩＩ）に浸漬して、リフトオフ層、該リフトオフ層の上のｎ型半導体層、及びリフトオフ層とｎ型半導体層との間にある真性半導体層をまとめて除去した。
以下、この工程をリフトオフ工程という。
［電極層、低反射層］
マグネトロンスパッタリング装置を用いて、透明電極層の基となる酸化物膜（膜厚１００ｎｍ）を、結晶基板の導電型半導体層の上に形成した。また、低反射層として、結晶基板の受光面側に窒化シリコン層を形成した。透明導電性酸化物としては、酸化スズを濃度１０重量％で含有した酸化インジウム（ＩＴＯ）をターゲットとして使用した。装置のチャンバ内にアルゴンと酸素との混合ガスを導入し、チャンバ内の圧力を０．６Ｐａに設定した。アルゴンと酸素との混合比率は、抵抗率が最も低くなる（いわゆるボトム）条件とした。また、直流電源を用いて、０．４Ｗ／ｃｍ２の電力密度で成膜を行った。
次に、フォトリソグラフィ法により、導電型半導体層（ｐ型半導体層及びｎ型半導体層）上の透明導電性酸化物膜のみを残すようにエッチングして、透明電極層を形成した。このエッチングにより形成された透明電極層により、ｐ型半導体層上の透明導電性酸化物膜と、ｎ型半導体層上の透明導電性酸化物膜との間での導通が防止された。
さらに、透明電極層の上に、銀ペースト（藤倉化成製：ドータイトＦＡ−３３３）を希釈せずにスクリーン印刷し、温度が１５０℃のオーブンで６０分間の加熱処理を行った。これにより、金属電極層が形成された。
次に、バックコンタクト型の太陽電池に対する評価方法について説明する。評価結果は、［表１］を参照とする。
［膜厚及びエッチング性の評価］
リフトオフ層の膜厚又はエッチング状態は、光学顕微鏡（ＢＸ５１：オリンパス光学工業社製）とＳＥＭ（フィールドエミッション型走査型電子顕微鏡Ｓ４８００：日立ハイテクノロジーズ社製）とを用いて評価した。パターニング工程の後に、設計上のパターニング除去領域に従ってエッチングされるとともに、結晶基板の裏側主面から光学顕微鏡で観察して、ｐ型半導体層がリフトオフ層よりもエッチングされていない（ｐ型半導体層の端縁部がリフトオフ層の端縁部よりも後退していない）場合には「○」とし、リフトオフ層が過剰にエッチングされ、太陽電池特性に悪影響が出た場合には「×」とした。
リフトオフ工程では、リフトオフ層が除去された場合には「○」とし、リフトオフ層が残った場合には「×」とした。比較例２では、パターニング工程でリフトオフ層が過剰に除去され、リフトオフ工程以降の評価が不可能だったため、「−」とした。
［変換効率の評価］
ソーラシミュレータにより、ＡＭ（エアマス：air mass）１．５の基準太陽光を１００ｍＷ／ｃｍ２の光量で照射して、太陽電池の変換効率（Ｅｆｆ（％））を測定した。実施例１の変換効率（太陽電池特性）を１．００とし、その相対値を［表１］に記載した。
Figure 2019163784
実施例１〜３は、パターン精度及び太陽電池特性の共に良好であった。
実施例２と比較例１を比較して、亜鉛−スズ複合酸化物をリフトオフ層とした場合にも、エッチング液を２種類用いることでパターニング工程でのエッチングが良好になることがわかった。すなわち、第１導電型の半導体層（ここではｐ型半導体層）及び真性半導体層のエッチングに必要なオゾン／フッ酸では、リフトオフ層をエッチングして、エッチング液が第１導電型の半導体層及び真性半導体層に到達するまでに時間がかかり、その間にリフトオフ層が過剰にエッチングされてしまう。一方で、エッチング液を２種類（ここでは、塩酸とオゾン／フッ酸）用いる場合、まず塩酸によりリフトオフ層をエッチングし、その後、オゾン／フッ酸で第１導電型の半導体層及び真性半導体層をエッチングすることができる。オゾン／フッ酸で第１導電型の半導体層及び真性半導体層を除去する間、リフトオフ層もエッチングされるが、第１導電型の半導体層及び真性半導体層はリフトオフ層と比較してかなり薄いため、エッチング時間が短くてよく、リフトオフ層のエッチング量は微量で済む。このため、パターニング工程でのエッチングが良好になる。
また、実施例１〜３と比較例２を比較して、オゾン／フッ酸は第１導電型の半導体層及び真性半導体層のエッチングのみでなく、リフトオフ層も微量にエッチングすることで、第１導電型の半導体層及び真性半導体層のサイドカットが抑制されることがわかった。すなわち、金属酸化物のリフトオフ層には、少なからず結晶粒界が存在する。第１導電型の半導体層及び真性半導体層のエッチングの間に、リフトオフ層が全くエッチングされない場合、エッチング液がリフトオフ層の結晶粒界等を通って、第１導電型の半導体層及び真性半導体層に到達してしまうことがある。一方で、第１導電型の半導体層及び真性半導体層のエッチングの間に、リフトオフ層も微量にエッチングされることで、第１導電型の半導体層及び真性半導体層の端縁部がエッチングにより後退するときには、リフトオフ層の端縁部もエッチングにより後退する。このため、エッチング液がリフトオフ層の結晶粒界等を通って、リフトオフ層の下に位置する第１導電型の半導体層及び真性半導体層をエッチングしてしまうのを抑制することができる。
総括すると、実施例は比較例と比べ、酸化物を主成分とするリフトオフ層にするとともに、２種類のエッチング液を用いてウエットエッチングすることにより、太陽電池特性が良好になるという結果を得た。これは、２種類のエッチング液を用いて各層を出来るだけ早くエッチングすること、及び、第１導電型の半導体層及び真性半導体層をエッチングする際に、エッチング液でリフトオフ層が微量にエッチングされることにより、パターニング工程及びリフトオフ工程のどちらも均一で且つ精度良くパターニングされ、これにより、第１導電型の半導体層及び第２導電型の半導体層の配列又は電極層との電気的なコンタクト（直列抵抗の上昇抑制）が良好になるためと考えられる。
特に、第１導電型の半導体層及び真性半導体層をエッチングする際に、エッチング液でリフトオフ層が微量にエッチングされることにより、第１導電型の半導体層及び真性半導体層のサイドカットが抑制されるため、十分な太陽電池特性を得られると考えられる。
１０ 太陽電池
１１ 結晶基板（半導体基板）
１２ 真性半導体層
１３ 導電型半導体層
１３ｐ ｐ型半導体層［第１導電型の第１半導体層／第２導電型の第２半導体層］
１３ｎ ｎ型半導体層［第２導電型の第１半導体層／第１導電型の第２半導体層］
１５ 電極層
１７ 透明電極層
１８ 金属電極層
ＬＦ リフトオフ層

Claims (7)

  1. 半導体基板における互いに対向する２つの主面の一方の主面の上に、第１導電型の第１半導体層を形成する工程と、
    前記第１半導体層上に、酸化物を主成分とするリフトオフ層を積層する工程と、
    前記第１半導体層及び前記リフトオフ層をエッチングにより選択的に除去する工程と、
    前記第１半導体層及び前記リフトオフ層を含む前記一方の主面上に、第２導電型の第２半導体層を形成する工程と、
    前記リフトオフ層を除去することにより、前記リフトオフ層を覆う前記第２半導体層を除去する工程とを含み、
    前記第１半導体層及び前記リフトオフ層を選択的に除去する工程では、前記半導体基板の面直方向の前記一方の主面側から見て、前記第１半導体層のエッチング面積が、前記リフトオフ層のエッチング面積以下になるように、２種類以上の異なるエッチング液を用いたウエットエッチングにより前記第１半導体層及び前記リフトオフ層を除去する太陽電池の製造方法。
  2. 請求項１に記載の太陽電池の製造方法において
    前記第１半導体層及び前記リフトオフ層を選択的に除去する工程は、前記リフトオフ層を除去するリフトオフ層除去工程と、前記第１半導体層を除去する第１半導体層除去工程とを含み、
    前記リフトオフ層除去工程で用いるエッチング液の種類と、前記第１半導体層除去工程で用いるエッチング液の種類とが異なる太陽電池の製造方法。
  3. 請求項２に記載の太陽電池の製造方法において、
    前記リフトオフ層除去工程で用いるエッチング液を第１エッチング液とし、前記第１半導体層除去工程で用いるエッチング液を第２エッチング液としたときに、
    前記第１エッチング液は、以下の関係式（１）：
    第１半導体層のエッチング速度＜＜リフトオフ層のエッチング速度
    を満たし、
    前記第２エッチング液は、以下の関係式（２）：
    第１半導体層のエッチング速度≦リフトオフ層のエッチング速度
    を満たす太陽電池の製造方法。
  4. 請求項１〜３のいずれか１つに記載の太陽電池の製造方法において、
    前記リフトオフ層は、インジウム、亜鉛、スズ、アルミニウム、ケイ素のうちから選択された元素の酸化物を主成分とする太陽電池の製造方法。
  5. 請求項１〜４のいずれか１つに記載の太陽電池の製造方法において、
    前記リフトオフ層を積層する工程では、前記リフトオフ層は２０ｎｍ以上５００ｎｍ以下の膜厚となるように形成される太陽電池の製造方法。
  6. 請求項１〜５のいずれか１つに記載の太陽電池の製造方法において、
    前記半導体基板は、前記２つの主面に第１テクスチャ構造をそれぞれ有しており、
    前記半導体基板の前記一方の主面に形成された前記第１半導体層及び前記第２半導体層は、前記第１テクスチャ構造を反映した第２テクスチャ構造を含む太陽電池の製造方法。
  7. 請求項１〜６のいずれか１つに記載の太陽電池の製造方法において、
    前記第１半導体層及び前記リフトオフ層を選択的に除去する工程では、前記第２半導体層を除去する工程において、前記第２半導体層の一部を前記第１半導体層の上に形成すべく、前記リフトオフ層の端縁部が前記第１半導体層の端縁部よりも後退して形成されるようにエッチングする太陽電池の製造方法。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04260338A (ja) * 1991-02-14 1992-09-16 Mitsubishi Electric Corp 半導体装置の製造方法
WO2012132655A1 (ja) * 2011-03-25 2012-10-04 三洋電機株式会社 裏面接合型の光電変換素子及び裏面接合型の光電変換素子の製造方法
JP2013120863A (ja) * 2011-12-08 2013-06-17 Sharp Corp 太陽電池の製造方法
WO2016068711A2 (en) * 2014-10-31 2016-05-06 Technische Universiteit Delft Back side contacted wafer-based solar cells with in-situ doped crystallized silicon oxide regions
WO2016143698A1 (ja) * 2015-03-11 2016-09-15 シャープ株式会社 光電変換素子

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04260338A (ja) * 1991-02-14 1992-09-16 Mitsubishi Electric Corp 半導体装置の製造方法
WO2012132655A1 (ja) * 2011-03-25 2012-10-04 三洋電機株式会社 裏面接合型の光電変換素子及び裏面接合型の光電変換素子の製造方法
JP2013120863A (ja) * 2011-12-08 2013-06-17 Sharp Corp 太陽電池の製造方法
WO2016068711A2 (en) * 2014-10-31 2016-05-06 Technische Universiteit Delft Back side contacted wafer-based solar cells with in-situ doped crystallized silicon oxide regions
WO2016143698A1 (ja) * 2015-03-11 2016-09-15 シャープ株式会社 光電変換素子

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