JPWO2019163531A1 - 多層配線の形成方法および記憶媒体 - Google Patents

多層配線の形成方法および記憶媒体 Download PDF

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Abstract

本開示の一態様による多層配線の形成方法は、基板の配線（５０）上に設けられる酸化膜（６１）を含む絶縁膜（６０）に形成され配線（５０）まで貫通するビア（７０）の底面（７３）に露出する配線（５０）を触媒にして、酸化膜（６１）内に拡散しない無電解めっき膜（８０）をビア（７０）の底面（７３）から形成しビア（７０）を埋める工程を含む。

Description

本開示は、多層配線の形成方法および記憶媒体に関する。
従来、基板である半導体ウェハ（以下、ウェハと呼称する。）に多層配線を形成する手法として、配線上に設けられる絶縁膜に形成されたビアの内面にバリア層とシード層とを積層し、その後に電解めっき処理を施してビアの内部を埋める方法が知られている（たとえば、特許文献１参照）。
特開２０１３−１９４３０６号公報
本開示は、アスペクト比の大きいビアの内部に良好な金属配線を形成することができる技術を提供する。
本開示の一態様による多層配線の形成方法は、基板の配線上に設けられる酸化膜を含む絶縁膜に形成され前記配線まで貫通するビアの底面に露出する前記配線を触媒にして、前記酸化膜内に拡散しない無電解めっき膜を前記ビアの底面から形成し前記ビアを埋める工程を含む。
本開示によれば、アスペクト比の大きいビアの内部に良好な金属配線を形成することができる。
図１は、本開示の第１実施形態による多層配線形成システムの概略構成を示す模式図である。 図２は、本開示の第１実施形態による無電解めっき処理ユニットの構成を示す断面図である。 図３は、本開示の第１実施形態によるＣＭＰ処理ユニットの構成を示す模式図である。 図４は、本開示の第１実施形態による熱処理ユニットの構成を示す断面図である。 図５Ａは、本開示の第１実施形態による多層配線の形成処理を説明するための模式図（１）である。 図５Ｂは、本開示の第１実施形態による多層配線の形成処理を説明するための模式図（２）である。 図５Ｃは、本開示の第１実施形態による多層配線の形成処理を説明するための模式図（３）である。 図６Ａは、本開示の第２実施形態による多層配線の形成処理を説明するための模式図（１）である。 図６Ｂは、本開示の第２実施形態による多層配線の形成処理を説明するための模式図（２）である。 図６Ｃは、本開示の第２実施形態による多層配線の形成処理を説明するための模式図（３）である。 図７は、本開示の第１実施形態による多層配線の形成処理における処理手順を示すフローチャートである。 図８は、本開示の第２実施形態による多層配線の形成処理における処理手順を示すフローチャートである。
以下、添付図面を参照して、本願の開示する多層配線の形成方法および記憶媒体の各実施形態を詳細に説明する。なお、以下に示す各実施形態により本開示が限定されるものではない。また、図面は模式的なものであり、各要素の寸法の関係、各要素の比率などは、現実と異なる場合があることに留意する必要がある。さらに、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
＜多層配線形成システムの概要＞
まずは、図１を参照しながら、第１実施形態に係る多層配線形成システム１の概略構成について説明する。図１は、本開示の第１実施形態による多層配線形成システム１の概略構成を示す図である。以下では、位置関係を明確にするために、互いに直交するＸ軸、Ｙ軸およびＺ軸を規定し、Ｚ軸正方向を鉛直上向き方向とする。
図１に示すように、多層配線形成システム１は、搬入出ステーション２と、処理ステーション３とを備える。搬入出ステーション２と処理ステーション３とは隣接して設けられる。
搬入出ステーション２は、キャリア載置部１１と、搬送部１２とを備える。キャリア載置部１１には、複数枚の半導体ウェハＷ（以下、ウェハＷと呼称する。）を水平状態で収容する複数のキャリアＣが載置される。なお、ウェハＷは、基板の一例である。
搬送部１２は、キャリア載置部１１に隣接して設けられ、内部に基板搬送装置１３と、受渡部１４とを備える。基板搬送装置１３は、ウェハＷを保持するウェハ保持機構を備える。また、基板搬送装置１３は、水平方向および鉛直方向への移動ならびに鉛直軸を中心とする旋回が可能であり、ウェハ保持機構を用いてキャリアＣと受渡部１４との間でウェハＷの搬送を行う。
処理ステーション３は、搬送部１２に隣接して設けられる。処理ステーション３は、搬送部１５と、複数の無電解めっき処理ユニット１６と、複数のＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）処理ユニット１７と、複数の熱処理ユニット１８と、複数の洗浄処理ユニット１９とを備える。
複数の無電解めっき処理ユニット１６および複数のＣＭＰ処理ユニット１７と、複数の熱処理ユニット１８および複数の洗浄処理ユニット１９とは、搬送部１５の両側に並べて設けられる。なお、図１に示す無電解めっき処理ユニット１６、ＣＭＰ処理ユニット１７、熱処理ユニット１８および洗浄処理ユニット１９の配置や個数は一例であり、図示のものに限定されない。
搬送部１５は、内部に基板搬送装置２０を備える。基板搬送装置２０は、ウェハＷを保持するウェハ保持機構を備える。また、基板搬送装置２０は、水平方向および鉛直方向への移動ならびに鉛直軸を中心とする旋回が可能であり、ウェハ保持機構を用いて受渡部１４と、無電解めっき処理ユニット１６と、ＣＭＰ処理ユニット１７と、熱処理ユニット１８と、洗浄処理ユニット１９との間でウェハＷの搬送を行う。
無電解めっき処理ユニット１６は、基板搬送装置２０によって搬送されるウェハＷに対して所定の無電解めっき処理を行う。無電解めっき処理ユニット１６の構成例については後述する。
ＣＭＰ処理ユニット１７は、基板搬送装置２０によって搬送されるウェハＷに対して所定のＣＭＰ処理を行う。ＣＭＰ処理ユニット１７の構成例については後述する。
熱処理ユニット１８は、基板搬送装置２０によって搬送されるウェハＷに対して所定の熱処理を行う。熱処理ユニット１８の構成例については後述する。
洗浄処理ユニット１９は、基板搬送装置２０によって搬送されるウェハＷに対して所定の洗浄処理を行う。洗浄処理ユニット１９は、たとえば、スピン洗浄方式の洗浄装置である。
また、多層配線形成システム１は、制御装置４を備える。制御装置４は、たとえばコンピュータであり、制御部２１と記憶部２２とを備える。
制御部２１は、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、入出力ポートなどを有するマイクロコンピュータや各種の回路を含む。
かかるマイクロコンピュータのＣＰＵは、ＲＯＭに記憶されているプログラムを読み出して実行することにより、搬送部１２や搬送部１５、無電解めっき処理ユニット１６、ＣＭＰ処理ユニット１７、熱処理ユニット１８、洗浄処理ユニット１９などの制御を実現する。
なお、かかるプログラムは、コンピュータによって読み取り可能な記憶媒体に記録されていたものであって、その記憶媒体から制御装置４の記憶部２２にインストールされたものであってもよい。コンピュータによって読み取り可能な記憶媒体としては、たとえばハードディスク（ＨＤ）、フレキシブルディスク（ＦＤ）、コンパクトディスク（ＣＤ）、マグネットオプティカルディスク（ＭＯ）、メモリカードなどがある。
記憶部２２は、たとえば、ＲＡＭ、フラッシュメモリ（Flash Memory）などの半導体メモリ素子、または、ハードディスク、光ディスクなどの記憶装置によって実現される。
上記のように構成された多層配線形成システム１では、まず、搬入出ステーション２の基板搬送装置１３が、キャリア載置部１１に載置されたキャリアＣからウェハＷを取り出し、取り出したウェハＷを受渡部１４に載置する。受渡部１４に載置されたウェハＷは、処理ステーション３の基板搬送装置２０によって受渡部１４から取り出されて、無電解めっき処理ユニット１６へ搬入される。
無電解めっき処理ユニット１６へ搬入されたウェハＷは、無電解めっき処理ユニット１６によって所定の無電解めっき処理が施された後、基板搬送装置２０によって無電解めっき処理ユニット１６から搬出され、ＣＭＰ処理ユニット１７へ搬入される。
ＣＭＰ処理ユニット１７へ搬入されたウェハＷは、ＣＭＰ処理ユニット１７によって所定のＣＭＰ処理が施された後、基板搬送装置２０によってＣＭＰ処理ユニット１７から搬出され、熱処理ユニット１８へ搬入される。
熱処理ユニット１８へ搬入されたウェハＷは、熱処理ユニット１８によって所定の熱処理が施された後、基板搬送装置２０によって熱処理ユニット１８から搬出され、洗浄処理ユニット１９へ搬入される。
洗浄処理ユニット１９へ搬入されたウェハＷは、洗浄処理ユニット１９によって所定の洗浄処理が施された後、基板搬送装置２０によって洗浄処理ユニット１９から搬出され、受渡部１４に載置される。そして、受渡部１４に載置された処理済のウェハＷは、基板搬送装置１３によってキャリア載置部１１のキャリアＣへ戻される。
＜無電解めっき処理ユニットの概要＞
次に、図２を参照しながら、無電解めっき処理ユニット１６の概略構成について説明する。図２は、本開示の第１実施形態による無電解めっき処理ユニット１６の構成を示す断面図である。無電解めっき処理ユニット１６は、たとえば、ウェハＷを１枚ずつ処理する枚葉式の処理ユニットとして構成される。
無電解めっき処理ユニット１６は、図２に示すように、筐体３０と、基板回転保持機構３１と、処理液供給機構３２と、カップ３３と、液排出機構３４、３５とを備える。
基板回転保持機構３１は、筐体３０の内部でウェハＷを回転保持する。基板回転保持機構３１は、回転軸３１ａと、ターンテーブル３１ｂと、ウェハチャック３１ｃと、図示しない回転機構とを有する。
回転軸３１ａは、中空円筒状であり、筐体３０内で上下に伸延する。ターンテーブル３１ｂは、回転軸３１ａの上端部に取り付けられる。ウェハチャック３１ｃは、ターンテーブル３１ｂの上面外周部に設けられ、ウェハＷを支持する。
そして、基板回転保持機構３１は、制御装置４の制御部２１により制御され、回転機構によって回転軸３１ａが回転駆動される。これにより、ウェハチャック３１ｃに支持されたウェハＷを回転させることができる。
処理液供給機構３２は、基板回転保持機構３１に保持されるウェハＷの表面に所定の処理液を供給する。処理液供給機構３２は、ウェハＷの表面に対して処理液を供給する処理液供給部３２ａを含む。かかる処理液は、たとえば、無電解めっき液である。
また、処理液供給機構３２はノズルヘッド３２ｂを有し、かかるノズルヘッド３２ｂにノズル３２ｃが取り付けられる。かかるノズル３２ｃは、処理液供給部３２ａに対応するノズルである。
ノズルヘッド３２ｂは、アーム３２ｄの先端部に取り付けられる。かかるアーム３２ｄは、上下方向に移動可能となっており、かつ、図示しない回転機構により回転駆動される支持軸３２ｅに固定され、回転可能となっている。
このような構成により、処理液供給機構３２は、所定の処理液をノズル３２ｃを介してウェハＷ表面の任意の箇所に所望の高さから吐出することができる。
カップ３３は、ウェハＷから飛散した処理液を受ける。カップ３３は、２つの排出口３３ａ、３３ｂを有し、図示しない昇降機構により上下方向に駆動可能に構成される。２つの排出口３３ａ、３３ｂは、それぞれ液排出機構３４、３５に接続されている。
液排出機構３４、３５は、排出口３３ａ、３３ｂに集められた処理液を排出する。液排出機構３４は、流路切換器３４ａにより切り替えられる回収流路３４ｂおよび廃棄流路３４ｃを有する。回収流路３４ｂは、たとえば、処理液を回収して再利用するための流路であり、廃棄流路３４ｃは、処理液を廃棄するための流路である。
また、回収流路３４ｂの出口側には、処理液が無電解めっき液である場合に、かかる無電解めっき液を冷却する冷却バッファ３４ｄが設けられる。なお、液排出機構３５には、廃棄流路３５ａのみが設けられる。
なお、第１実施形態ではノズル３２ｃを用いてウェハＷ上に処理液が供給されるが、ウェハＷ上に処理液を供給する手段はノズルに限られず、他の種々の手段を用いることができる。
＜ＣＭＰ処理ユニットの概要＞
次に、図３を参照しながら、ＣＭＰ処理ユニット１７の概略構成について説明する。図３は、本開示の第１実施形態によるＣＭＰ処理ユニット１７の構成を示す模式図である。ＣＭＰ処理ユニット１７は、たとえば、ウェハＷを１枚ずつ処理する枚葉式の処理ユニットとして構成される。
ＣＭＰ処理ユニット１７は、回転テーブル１７ａと、回転軸１７ｂと、研磨パッド１７ｃと、ノズル１７ｄとを備える。回転テーブル１７ａは、上面にウェハＷを保持することができるとともに、保持されたウェハＷをスピン回転させることができる。
回転軸１７ｂの下端側には、研磨パッド１７ｃが取り付けられる。そして、回転軸１７ｂは、回転テーブル１７ａに保持されたウェハＷと略平行に研磨パッド１７ｃをスピン回転させることができるとともに、研磨パッド１７ｃをウェハＷ上で水平方向および鉛直方向に移動させることができる。
ノズル１７ｄは、図示しない研磨剤供給機構に接続され、かかる研磨剤供給機構から供給される研磨剤を回転テーブル１７ａに保持されたウェハＷ上に供給する。
そして、ＣＭＰ処理ユニット１７では、回転テーブル１７ａに保持されたウェハＷ上に研磨パッド１７ｃを押しつけて、回転テーブル１７ａおよび研磨パッド１７ｃを回転させながら、所定の研磨剤を供給する。これにより、ＣＭＰ処理ユニット１７は、化学的作用と機械的研磨とでウェハＷの上面で突出する膜の凸部をタッチアップで除去する。
ここまで説明したように、ＣＭＰ処理ユニット１７は、ウェハＷをフェイスアップで処理し、ウェハＷ上に形成された膜の凸部のみをタッチアップで除去することにより、ウェハＷの表面を平坦化することができる。したがって、第１実施形態に係るＣＭＰ処理ユニット１７は小型化が可能であることから、多層配線形成システム１の内部に組み込んでインライン処理することが可能である。
なお、第１実施形態ではノズル１７ｄを用いてウェハＷ上に研磨剤が供給されるが、ウェハＷ上に研磨剤を供給する手段はノズルに限られず、他の種々の手段を用いることができる。
＜熱処理ユニットの概要＞
次に、図４を参照しながら、熱処理ユニット１８の概略構成について説明する。図４は、本開示の第１実施形態による熱処理ユニット１８の構成を示す断面図である。熱処理ユニット１８は、たとえば、ウェハＷを１枚ずつ処理する枚葉式の処理ユニットとして構成される。
図４に示すように、熱処理ユニット１８は、密閉可能である筐体１８ａと、かかる筐体１８ａの内部に配置されたホットプレート１８ｂとを備える。また、筐体１８ａには、ウェハＷを搬入出するための搬送口（図示せず）が設けられるとともに、筐体１８ａ内に所定の雰囲気ガスを供給するガス供給口１８ｃと、筐体１８ａ内から雰囲気ガスを排出するガス排出口１８ｄとが設けられる。
そして、ウェハＷを搬送口から搬入してホットプレート１８ｂに載置し、それぞれの熱処理に対応する雰囲気ガスを供給しながらホットプレート１８ｂを所定の温度に昇温することにより、ウェハＷに所定の熱処理を行うことができる。
＜多層配線の形成処理の詳細（第１実施形態）＞
つづいて、図５Ａ〜図５Ｃを参照しながら、第１実施形態に係る多層配線の形成処理の詳細について説明する。図５Ａ〜図５Ｃは、本開示の第１実施形態による多層配線の形成処理を説明するための模式図（１）〜（３）である。
なお、図５Ａ〜図５Ｃに示すウェハＷには図示しない素子がすでに形成されている。そして、かかる素子形成後の配線形成工程（いわゆるＢＥＯＬ（Back End of Line））において、配線５０上の絶縁膜６０に形成されたビア７０を金属配線で埋める各種処理について以下に説明する。
図５Ａに示すように、ウェハＷには金属である配線５０が形成されるとともに、かかる配線５０上に絶縁膜６０が設けられる。かかる絶縁膜６０は、酸化膜６１を含む。第１実施形態では、たとえば、絶縁膜６０の全体が酸化膜６１で構成される。
第１実施形態に係る配線５０は、酸化膜６１内を拡散しない元素で構成される。配線５０は、たとえば、Ｃｏ、ＮｉまたはＲｕを含む導電性の材料で構成される。
また、ウェハＷには、絶縁膜６０における所定の位置にビア７０が形成される。かかるビア７０は、絶縁膜６０の上面６３から配線５０まで貫通するように形成される。そして、ビア７０は、内面７１を有し、かかる内面７１は、側面７２と配線５０が露出する底面７３とを含む。
ここで、ウェハＷの絶縁膜６０にビア７０を形成する方法としては、従来公知の方法から適宜採用することができる。具体的には、たとえば、ドライエッチング技術として、フッ素系または塩素系ガスなどを用いた汎用的技術を適用することができる。
特に、アスペクト比（径に対する深さの比率）の大きなビア７０を形成する手法として、高速な深掘エッチングが可能なＩＣＰ−ＲＩＥ（Inductively Coupled Plasma Reactive Ion Etching：誘導結合プラズマ−反応性イオンエッチング）の技術を採用することができる。
たとえば、六フッ化硫黄（ＳＦ6）を用いたエッチングステップとＣ4Ｆ8などのガスを用いた保護ステップとを繰り返しながら行う、いわゆるボッシュプロセスを好適に採用することができる。
図５Ａに示すように、配線５０上の絶縁膜６０にビア７０が形成されたウェハＷは、上述の無電解めっき処理ユニット１６に搬入され、所定の無電解めっき処理が行われる。かかる無電解めっき処理は、たとえば、無電解めっき処理ユニット１６の処理液供給部３２ａを用いて、処理液である無電解めっき液がウェハＷ上に吐出される。
これにより、図５Ｂに示すように、ビア７０の底面７３に露出する配線５０を触媒にして、ビア７０の底面７３からボトムアップして無電解めっき膜８０が形成され、ビア７０の内部が無電解めっき膜８０で埋まる。なお、ビア７０の内部を埋めた無電解めっき膜８０は、ビア７０の上方において絶縁膜６０の上面６３から突出する。すなわち、無電解めっき膜８０の上部には、凸部８０ａが形成される。
このように、第１実施形態では、底面７３に露出させた配線５０を触媒にして、底面７３からボトムアップして無電解めっき膜８０を形成し、ビア７０の内部を無電解めっき膜８０で埋める。これにより、アスペクト比が大きく金属配線を形成しにくいビア７０の内部に、ボイドやシームなどが含まれない良好な金属配線を形成することができる。
また、第１実施形態では、無電解めっき膜８０が絶縁膜６０に含まれる酸化膜６１内を拡散しない材料で構成されているとよい。これにより、ビア７０の内部を埋めた無電解めっき膜８０がビア７０の側面７２より酸化膜６１の内部に拡散することを抑制することができることから、多層配線の信頼性を良好に維持することができる。
たとえば、第１実施形態では、無電解めっき膜８０がＣｏおよびＷ、またはＮｉを含むとよい。また、無電解めっき膜８０がＣｏおよびＷを含む場合、無電解めっき膜８０はＷを１〜２０ａｔ％含有し、残部がＣｏおよび不可避不純物であるとよい。これにより、ビア７０の内部を埋めた無電解めっき膜８０が酸化膜６１の内部に拡散することを効果的に抑制することができる。
また、第１実施形態では、配線５０がＣｏ、ＮｉまたはＲｕを含むとよい。これにより、Ｃｏ、ＮｉまたはＲｕを含む配線５０を触媒にして、ビア７０の底面７３から効率よく無電解めっき膜８０を形成することができる。
また、第１実施形態では、配線５０を触媒にして無電解めっき膜８０を形成することから、バリア膜やシード膜などを介することなく、配線５０と無電解めっき膜８０とを直接コンタクトさせることができる。これにより、ビア７０の内部に形成される金属配線の電気抵抗を低減することができる。
つづいて、ビア７０が無電解めっき膜８０で埋められたウェハＷは、上述のＣＭＰ処理ユニット１７に搬入され、所定のＣＭＰ処理が行われる。かかるＣＭＰ処理は、たとえば、回転テーブル１７ａに保持されたウェハＷ上に研磨パッド１７ｃを押しつけて、回転テーブル１７ａおよび研磨パッド１７ｃを回転させながら、所定の研磨剤を供給することにより行われる。
これにより、図５Ｃに示すように、無電解めっき膜８０の上部で絶縁膜６０の上面６３から突出していた凸部８０ａがタッチアップで除去され、ウェハＷの表面が平坦化される。
このように、第１実施形態では、ウェハＷの表面全面をＣＭＰ処理で削ることなく、凸部８０ａをタッチアップして平坦化させることができることから、絶縁膜６０の上面６３が余分に削られることを抑制することができる。
つづいて、無電解めっき膜８０の凸部８０ａが除去されたウェハＷは、上述の熱処理ユニット１８に搬入され、所定の熱処理が行われる。かかる熱処理は、たとえば、窒素ガスと水素ガスとを所定の割合で混合したフォーミングガス雰囲気中でウェハＷが載置されたホットプレート１８ｂを加熱することにより、ウェハＷを所定の温度（たとえば、４００℃）に昇温して行われる。
このように、無電解めっき膜８０に対して熱処理を行うことにより、無電解めっき膜８０を結晶化させることができることから、ビア７０の内部に形成された金属配線の電気抵抗を低減することができる。
つづいて、無電解めっき膜８０が熱処理されたウェハＷは、上述の洗浄処理ユニット１９に搬入され、所定の洗浄処理が行われる。かかる洗浄処理は、たとえば、ウェハＷをスピン回転させながら、所定の洗浄液をウェハＷ上に吐出することにより行われる。これにより、ＣＭＰ処理でウェハＷの表面に付着した研磨剤などが除去される。
ここまで説明した各種処理により、第１実施形態によれば、アスペクト比の大きいビア７０の内部を良好な金属配線で埋めることができる。
第１実施形態に係る多層配線の形成方法は、基板（ウェハＷ）の配線５０上に設けられる酸化膜６１を含む絶縁膜６０に形成され配線５０まで貫通するビア７０の底面７３に露出する配線５０を触媒にして、酸化膜６１内に拡散しない無電解めっき膜８０をビア７０の底面７３から形成しビア７０を埋める工程を含む。これにより、アスペクト比の大きいビア７０の内部に良好な金属配線を形成することができる。
また、第１実施形態に係る多層配線の形成方法において、配線５０は、Ｃｏ、ＮｉまたはＲｕを含む。これにより、Ｃｏ、ＮｉまたはＲｕを含む配線５０を触媒にして、ビア７０の底面７３から効率よく無電解めっき膜８０を形成することができる。
また、第１実施形態に係る多層配線の形成方法において、無電解めっき膜８０は、ＣｏおよびＷを含む。これにより、ビア７０の内部を埋めた無電解めっき膜８０が酸化膜６１の内部に拡散することを効果的に抑制することができる。
また、第１実施形態に係る多層配線の形成方法において、無電解めっき膜８０は、Ｗを１〜２０ａｔ％含有し、残部がＣｏおよび不可避不純物である。これにより、ビア７０の内部を埋めた無電解めっき膜８０が酸化膜６１の内部に拡散することを効果的に抑制することができる。
また、第１実施形態に係る多層配線の形成方法において、無電解めっき膜８０は、Ｎｉを含む。これにより、ビア７０の内部を埋めた無電解めっき膜８０が酸化膜６１の内部に拡散することを効果的に抑制することができる。
また、第１実施形態に係る記憶媒体は、コンピュータ上で動作し、多層配線形成システム１を制御するプログラムが記憶されたコンピュータ読取可能な記憶媒体であって、プログラムは、実行時に、上記に記載の多層配線の形成方法が行われるように、コンピュータに多層配線形成システム１を制御させる。これにより、アスペクト比の大きいビア７０の内部に良好な金属配線を形成することができる。
＜第２実施形態＞
つづいて、図６Ａ〜図６Ｃを参照しながら、第２実施形態に係る多層配線の形成処理の詳細について説明する。図６Ａ〜図６Ｃは、本開示の第２実施形態による多層配線の形成処理を説明するための模式図（１）〜（３）である。
図６Ａに示すように、第２実施形態においても、ウェハＷには金属である配線５０が形成されるとともに、かかる配線５０上に絶縁膜６０が設けられる。一方で、第２実施形態では、第１実施形態と異なり、配線５０が酸化膜６１内を拡散する元素で構成される。配線５０は、たとえば、Ｃｕを含む導電性の材料で構成される。
そこで、第２実施形態では、絶縁膜６０が酸化膜６１と窒化膜６２とを有する。具体的には、配線５０上に窒化膜６２が所定の厚さで形成され、かかる窒化膜６２上に酸化膜６１が所定の厚さで形成される。そして、窒化膜６２は、配線５０に含まれる酸化膜６１内を拡散する元素を酸化膜６１内で拡散させないためのバリア膜として機能する。
さらに、第２実施形態では、配線５０内のＣｕなどがビア７０の内部に形成される金属配線内に拡散することを防止するため、あらかじめ配線５０の上面におけるビア７０が形成される箇所にバリア膜５１が形成される。そして、図６Ａに示すように、絶縁膜６０におけるバリア膜５１が形成された箇所にビア７０が形成される。すなわち、第２実施形態では、ビア７０の底面７３からバリア膜５１が露出する。
かかるバリア膜５１は、たとえば、Ｃｏ−Ｗ−Ｂ合金であるとよい。このように、バリア膜５１をＣｏ−Ｗ−Ｂ合金で形成することにより、ビア７０の内部に形成される金属配線内へのＣｕの拡散を効果的に抑制することができる。さらに、後述する無電解めっき処理において、バリア膜５１を無電解めっき膜８０の触媒として機能させることができる。
そして、配線５０上の絶縁膜６０にビア７０が形成されたウェハＷは、上述の無電解めっき処理ユニット１６に搬入され、所定の無電解めっき処理が行われる。かかる無電解めっき処理は、たとえば、無電解めっき処理ユニット１６の処理液供給部３２ａを用いて、処理液である無電解めっき液がウェハＷ上に吐出される。
これにより、図６Ｂに示すように、ビア７０の底面７３に露出するバリア膜５１を触媒にして、ビア７０の底面７３からボトムアップして無電解めっき膜８０が形成され、ビア７０の内部が無電解めっき膜８０で埋まる。なお、第２実施形態でも、無電解めっき膜８０の上部には、凸部８０ａが形成される。
このように、第２実施形態では、底面７３に露出させたバリア膜５１を触媒にして、底面７３からボトムアップして無電解めっき膜８０を形成し、ビア７０の内部を無電解めっき膜８０で埋める。これにより、アスペクト比が大きく金属配線を形成しにくいビア７０の内部に、ボイドやシームなどが含まれない良好な金属配線を形成することができる。
第２実施形態においても、第１実施形態と同様に、無電解めっき膜８０が絶縁膜６０に含まれる酸化膜６１内を拡散しない材料で構成されているとよい。これにより、ビア７０の内部を埋めた無電解めっき膜８０がビア７０の側面７２より酸化膜６１の内部に拡散することを抑制することができることから、多層配線の信頼性を良好に維持することができる。
第２実施形態では、第１実施形態と同様に、無電解めっき膜８０がＣｏおよびＷ、またはＮｉを含むとよい。また、無電解めっき膜８０がＣｏおよびＷを含む場合、無電解めっき膜８０はＷを１〜２０ａｔ％含有し、残部がＣｏおよび不可避不純物であるとよい。これにより、ビア７０の内部を埋めた無電解めっき膜８０が酸化膜６１の内部に拡散することを効果的に抑制することができる。
また、第２実施形態では、配線５０がＣｕを含むとよい。これにより、配線５０の電気抵抗を低減することができる。
つづいて、ビア７０が無電解めっき膜８０で埋められたウェハＷは、上述のＣＭＰ処理ユニット１７に搬入され、所定のＣＭＰ処理が行われる。かかるＣＭＰ処理は、上述の第１実施形態と同様の条件で行われるとよい。これにより、図６Ｃに示すように、無電解めっき膜８０の上部で絶縁膜６０の上面６３から突出していた凸部８０ａがタッチアップで除去され、ウェハＷの表面が平坦化される。
このように、第２実施形態でも、ウェハＷの表面全面をＣＭＰ処理で削ることなく、凸部８０ａをタッチアップして平坦化させることができることから、絶縁膜６０の上面６３が余分に削られることを抑制することができる。
つづいて、無電解めっき膜８０の凸部８０ａが除去されたウェハＷは、上述の熱処理ユニット１８に搬入され、所定の熱処理が行われる。かかる熱処理は、上述の第１実施形態と同様の条件で行われるとよい。このように、無電解めっき膜８０に対して熱処理を行うことにより、無電解めっき膜８０を結晶化させることができることから、ビア７０の内部に形成された金属配線の電気抵抗を低減することができる。
つづいて、無電解めっき膜８０が熱処理されたウェハＷは、上述の洗浄処理ユニット１９に搬入され、所定の洗浄処理が行われる。かかる洗浄処理は、上述の第１実施形態と同様の条件で行われるとよい。これにより、ＣＭＰ処理でウェハＷの表面に付着した研磨剤などが除去される。
ここまで説明した各種処理により、第２実施形態によれば、配線５０がＣｕを含んでいる場合でも、アスペクト比の大きいビア７０の内部を良好な金属配線で埋めることができる。
なお、ここまで説明した第２実施形態では、あらかじめ配線５０にバリア膜５１を形成した後にビア７０を形成した例について示したが、ビア７０を形成した後、ビア７０の底面７３にバリア膜５１を形成してもよい。
第２実施形態に係る多層配線の形成方法は、基板（ウェハＷ）の配線５０上に設けられる酸化膜６１を含む絶縁膜６０に形成され配線５０まで貫通するビア７０の底面７３に露出するバリア膜５１を触媒にして、酸化膜６１内に拡散しない無電解めっき膜８０をビア７０の底面７３から形成しビア７０を埋める工程を含む。これにより、配線５０がＣｕを含んでいる場合でも、アスペクト比の大きいビア７０の内部を良好な金属配線で埋めることができる。
また、第２実施形態に係る多層配線の形成方法において、配線５０は、Ｃｕを含む。これにより、配線５０の電気抵抗を低減することができる。
＜多層配線の形成処理の詳細＞
つづいて、図７および図８を参照しながら、各実施形態に係る多層配線の形成処理の詳細について説明する。図７は、本開示の第１実施形態による多層配線の形成処理における処理手順を示すフローチャートである。
なお、図７および図８に示す多層配線の形成処理は、各実施形態に係る記憶媒体から記憶部２２にインストールされたプログラムを制御部２１が読み出すとともに、読み出した命令に基づいて制御部２１が搬送部１５や無電解めっき処理ユニット１６、ＣＭＰ処理ユニット１７、熱処理ユニット１８、洗浄処理ユニット１９などを制御することにより実行される。
まず、キャリアＣから、基板搬送装置１３と、受渡部１４と、基板搬送装置２０とを経由して、配線５０上の絶縁膜６０にビア７０が形成されたウェハＷを無電解めっき処理ユニット１６の内部に搬送する。
つづいて、制御部２１は、無電解めっき処理ユニット１６を制御して、ウェハＷに対して無電解めっき処理を行い、配線５０が露出するビア７０の底面７３から無電解めっき膜８０を形成し、ビア７０の内部を埋める（ステップＳ１０１）。
かかる無電解めっき処理は、たとえば、ウェハＷ上に無電解めっき液を吐出し、底面７３に露出する配線５０を触媒にして、吐出された無電解めっき液で底面７３からボトムアップして無電解めっき膜８０を形成することにより行われる。
次に、制御部２１は、基板搬送装置２０を制御して、ウェハＷを無電解めっき処理ユニット１６からＣＭＰ処理ユニット１７に搬送する。そして、制御部２１は、ＣＭＰ処理ユニット１７を制御して、ウェハＷに対してＣＭＰ処理を行い、無電解めっき膜８０の上部に形成される凸部８０ａをタッチアップで除去する（ステップＳ１０２）。
かかるＣＭＰ処理は、たとえば、回転テーブル１７ａに保持されたウェハＷ上に研磨パッド１７ｃを押しつけて、回転テーブル１７ａおよび研磨パッド１７ｃを回転させながら、所定の研磨剤を供給することにより行われる。
次に、制御部２１は、基板搬送装置２０を制御して、ウェハＷをＣＭＰ処理ユニット１７から熱処理ユニット１８に搬送する。そして、制御部２１は、熱処理ユニット１８を制御して、ウェハＷに対して熱処理を行い、無電解めっき膜８０を熱処理する（ステップＳ１０３）。
かかる熱処理は、たとえば、フォーミングガス雰囲気中でウェハＷが載置されたホットプレート１８ｂを加熱して、ウェハＷを所定の温度に昇温することにより行われる。
次に、制御部２１は、基板搬送装置２０を制御して、ウェハＷを熱処理ユニット１８から洗浄処理ユニット１９に搬送する。そして、制御部２１は、洗浄処理ユニット１９を制御して、ウェハＷに対して洗浄処理を行い、ウェハＷの表面を洗浄する（ステップＳ１０４）。
かかる洗浄処理は、たとえば、ウェハＷ上に所定の洗浄液を吐出して、かかる洗浄液でウェハＷの表面に残る研磨剤などを除去することにより行われる。かかる洗浄処理が完了すると、第１実施形態に係るウェハＷに対しての多層配線の形成処理が完了する。
図８は、本開示の第２実施形態による多層配線の形成処理における処理手順を示すフローチャートである。まず、キャリアＣから、基板搬送装置１３と、受渡部１４と、基板搬送装置２０とを経由して、配線５０上の絶縁膜６０にビア７０が形成されたウェハＷを無電解めっき処理ユニット１６の内部に搬送する。
つづいて、制御部２１は、無電解めっき処理ユニット１６を制御して、ウェハＷに対して無電解めっき処理を行い、バリア膜５１が露出するビア７０の底面７３から無電解めっき膜８０を形成し、ビア７０の内部を埋める（ステップＳ２０１）。
かかる無電解めっき処理は、たとえば、ウェハＷ上に無電解めっき液を吐出し、底面７３に露出するバリア膜５１を触媒にして、吐出された無電解めっき液で底面７３からボトムアップして無電解めっき膜８０を形成することにより行われる。
次に、制御部２１は、基板搬送装置２０を制御して、ウェハＷを無電解めっき処理ユニット１６からＣＭＰ処理ユニット１７に搬送する。そして、制御部２１は、ＣＭＰ処理ユニット１７を制御して、ウェハＷに対してＣＭＰ処理を行い、無電解めっき膜８０の上部に形成される凸部８０ａをタッチアップで除去する（ステップＳ２０２）。かかるステップＳ２０２は、上述のステップＳ１０２と同様の処理であるので、詳細は省略する。
次に、制御部２１は、基板搬送装置２０を制御して、ウェハＷをＣＭＰ処理ユニット１７から熱処理ユニット１８に搬送する。そして、制御部２１は、熱処理ユニット１８を制御して、ウェハＷに対して熱処理を行い、無電解めっき膜８０を熱処理する（ステップＳ２０３）。かかるステップＳ２０３は、上述のステップＳ１０３と同様の処理であるので、詳細は省略する。
次に、制御部２１は、基板搬送装置２０を制御して、ウェハＷを熱処理ユニット１８から洗浄処理ユニット１９に搬送する。そして、制御部２１は、洗浄処理ユニット１９を制御して、ウェハＷに対して洗浄処理を行い、ウェハＷの表面を洗浄する（ステップＳ２０４）。かかるステップＳ２０４は、上述のステップＳ１０４と同様の処理であるので、詳細は省略する。かかる洗浄処理が完了すると、第２実施形態に係るウェハＷに対しての多層配線の形成処理が完了する。
なお、上述の各実施形態における処理手順では、凸部８０ａをＣＭＰ処理で除去した後に無電解めっき膜８０を熱処理した例について示したが、無電解めっき膜８０を熱処理した後に凸部８０ａをＣＭＰ処理で除去してもよい。
以上、本開示の各実施形態について説明したが、本開示は上記実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて種々の変更が可能である。たとえば、上述の第１実施形態では、絶縁膜６０の全体が酸化膜６１で構成された例について示したが、第１実施形態においても、第２実施形態で示したように絶縁膜６０が酸化膜６１と窒化膜６２とで構成されていてもよい。
今回開示された実施形態は全ての点で例示であって制限的なものではないと考えられるべきである。実に、上記した実施形態は多様な形態で具現され得る。また、上記の実施形態は、添付の請求の範囲及びその趣旨を逸脱することなく、様々な形態で省略、置換、変更されてもよい。
Ｗ ウェハ
１ 多層配線形成システム
１６ 無電解めっき処理ユニット
１７ ＣＭＰ処理ユニット
１８ 熱処理ユニット
１９ 洗浄処理ユニット
２１ 制御部
５０ 配線
６０ 絶縁膜
６１ 酸化膜
７０ ビア
７２ 側面
７３ 底面
８０ 無電解めっき膜

Claims (8)

  1. 基板の配線上に設けられる酸化膜を含む絶縁膜に形成され前記配線まで貫通するビアの底面に露出する前記配線を触媒にして、前記酸化膜内に拡散しない無電解めっき膜を前記ビアの底面から形成し前記ビアを埋める工程
    を含む多層配線の形成方法。
  2. 前記配線は、Ｃｏ、ＮｉまたはＲｕを含む請求項１に記載の多層配線の形成方法。
  3. 基板の配線上に設けられる酸化膜を含む絶縁膜に形成され前記配線まで貫通するビアの底面に露出するバリア膜を触媒にして、前記酸化膜内に拡散しない無電解めっき膜を前記ビアの底面から形成し前記ビアを埋める工程
    を含む多層配線の形成方法。
  4. 前記配線は、Ｃｕを含む請求項３に記載の多層配線の形成方法。
  5. 前記無電解めっき膜は、ＣｏおよびＷを含む請求項１〜４のいずれか一つに記載の多層配線の形成方法。
  6. 前記無電解めっき膜は、Ｗを１〜２０ａｔ％含有し、残部がＣｏおよび不可避不純物である請求項５に記載の多層配線の形成方法。
  7. 前記無電解めっき膜は、Ｎｉを含む請求項１〜４のいずれか一つに記載の多層配線の形成方法。
  8. コンピュータ上で動作し、多層配線形成システムを制御するプログラムが記憶されたコンピュータ読取可能な記憶媒体であって、
    前記プログラムは、実行時に、請求項１〜７のいずれか一つに記載の多層配線の形成方法が行われるように、コンピュータに前記多層配線形成システムを制御させる
    記憶媒体。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022153914A1 (ja) 2021-01-18 2022-07-21 東京エレクトロン株式会社 めっき処理方法およびめっき処理装置
WO2024009762A1 (ja) * 2022-07-05 2024-01-11 東京エレクトロン株式会社 基板液処理方法及び基板液処理装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63104350A (ja) * 1986-10-21 1988-05-09 Nec Corp 半導体装置及びその製造方法
JPH07122644A (ja) * 1993-10-26 1995-05-12 Nec Corp 半導体装置及びその製造方法
JP2007533134A (ja) * 2004-04-08 2007-11-15 マイクロン テクノロジー， インク． 電気的接続部を形成する半導体処理方法及び半導体構造
JP2008533702A (ja) * 2005-02-23 2008-08-21 エントン インコーポレイテッド スタック・メモリ・セルのためのコバルト自己開始的無電解ビア充填
JP2015079885A (ja) * 2013-10-17 2015-04-23 東京エレクトロン株式会社 金属配線層形成方法、金属配線層形成装置および記憶媒体

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6265075B1 (en) * 1999-07-20 2001-07-24 International Business Machines Corporation Circuitized semiconductor structure and method for producing such
JP2002367998A (ja) * 2001-06-11 2002-12-20 Ebara Corp 半導体装置及びその製造方法
JP5968657B2 (ja) 2012-03-22 2016-08-10 東京エレクトロン株式会社 めっき処理方法、めっき処理システムおよび記憶媒体

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63104350A (ja) * 1986-10-21 1988-05-09 Nec Corp 半導体装置及びその製造方法
JPH07122644A (ja) * 1993-10-26 1995-05-12 Nec Corp 半導体装置及びその製造方法
JP2007533134A (ja) * 2004-04-08 2007-11-15 マイクロン テクノロジー， インク． 電気的接続部を形成する半導体処理方法及び半導体構造
JP2008533702A (ja) * 2005-02-23 2008-08-21 エントン インコーポレイテッド スタック・メモリ・セルのためのコバルト自己開始的無電解ビア充填
JP2015079885A (ja) * 2013-10-17 2015-04-23 東京エレクトロン株式会社 金属配線層形成方法、金属配線層形成装置および記憶媒体

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