JPWO2017212547A1 - データ処理装置、データ処理方法及びデータ処理プログラム - Google Patents
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- 238000003672 processing method Methods 0.000 title claims description 4
- 230000005540 biological transmission Effects 0.000 claims abstract description 69
- 239000000284 extract Substances 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 33
- 238000004891 communication Methods 0.000 claims description 30
- 206010009944 Colon cancer Diseases 0.000 claims description 8
- 125000004122 cyclic group Chemical group 0.000 claims description 5
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
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Abstract
Description
送信対象の第2のデータは第1のデータに対して特定のビットの値のみが異なっている。第1のデータのCRCは算出済みである。
特許文献1では、前記特定のビットに対応するビットのみ値が1であり、他の全てのビットの値が0である第3のデータのCRCをあらかじめ求め、第3のデータのCRCをテーブルに保持しておく。そして、特許文献1では、第1のデータのCRCと、第3のデータのCRCとの排他的論理和演算を行うことにより、第2のデータのCRCを求める。
特許文献1の方法では、第1のデータと第2のデータとの間の差が小さい場合にCRC演算時間を短縮できる。しかし、第1のデータと第2のデータとの間の差が小さくない場合はCRC演算時間を短縮することはできない。具体的には、第1のデータと第2のデータとの差を1ビットずつ求めて第2のデータのCRCを求める場合は、CRCを保持するテーブルのサイズは相対的に小さいものの、テーブルの参照回数が多くなる。このため、CRC演算時間が長くなる。
また、代替方法として、第1のデータと第2のデータとの差に対応する全てのCRCをテーブルに保持しておくことが考えられる。この場合は、テーブル参照回数は少なくなるが、テーブルのサイズが膨大になり、テーブルを格納するために多くの記憶領域が必要になってしまう。
送信フレーム内で定型ビット列が出現する第1の領域と、前記送信フレーム内で規定ビット列に類似するビット列が出現する第2の領域と、前記送信フレーム内で非定型ビット列が出現する第3の領域とを指定し、前記第2の領域のビット列と前記規定ビット列との差分を抽出する領域指定部と、
前記第1の領域に対して、前記定型ビット列に対応するCRC(Cyclic Redundancy Check)である第1のCRCを、複数のCRCが格納されているCRCテーブルから取得する第1のCRC取得部と、
前記第2の領域に対して、前記規定ビット列に対応するCRCである第2のCRCを、前記CRCテーブルから取得する第2のCRC取得部と、
前記領域指定部により抽出された前記差分に対応するCRCである差分CRCを、前記CRCテーブルから取得する差分CRC取得部と、
前記第3の領域のビット列に対応するCRCである第3のCRCを生成する第3のCRC生成部と、
前記第1のCRCと前記第2のCRCと前記差分CRCと前記第3のCRCとを用いて、前記送信フレームのCRCを生成するフレームCRC生成部とを有する。
本実施の形態では、テーブルのサイズを抑えながら、CRC演算時間を短縮することが可能な制御装置10を説明する。
本実施の形態に係る制御装置10は、図1に示すハードウェア構成を有し、また、図2に示す機能構成を有する。図1及び図2については、詳細は後述する。
(1)定型ビット列が出現する第1の領域、
(2)規定ビット列に類似するビット列が出現する第2の領域
(3)非定型ビット列が出現する第3の領域
通信プロトコルごとに、固定ビット列である定型ビット列が出現する領域、半固定的なビット列が出現する領域、ランダムな非定型ビット列が出現する領域は決まっている。
本実施の形態に係る制御装置10は、送信フレームが準拠する通信プロトコルに基づいて、送信フレーム内で定型ビット列が出現する第1の領域と、規定ビット列に類似するビット列(半固定的なビット列)が出現する第2の領域と、非定型ビット列が出現する第3の領域とを指定する。
第2の領域に出現するビット列は、規定ビット列と、例えば70%以上で一致することが望ましいが、第2の領域として、規定ビット列との一致率をどの程度要求するかは任意に決定することができる。つまり、第2の領域のビット列が規定ビット列とどの程度「類似」するかは、任意に決定することができる。
CRCテーブルには、通信プロトコルごとに、定型ビット列に対応するCRC、規定ビット列に対応するCRCが予め格納されている。なお、第3の領域のビット列に対応するCRCはCRCテーブルに格納されていない。
なお、送信フレームの第2の領域のビット列は規定ビット列に一致しない可能性がある。このため、制御装置10は、送信フレームの第2の領域のビット列と規定ビット列との差分を抽出する。なお、CRCテーブルには、差分のビット位置ごとに、対応するCRCが予め格納されている。
そして、制御装置10は、これらCRCの排他的論理演算を行って、送信フレームのCRCを生成する。
図1は、本実施の形態に係る制御装置10のハードウェア構成例を示す。また、図2は、制御装置10の機能構成例を示す。制御装置10は、データ処理装置に相当する。また、制御装置10により行われる動作は、データ処理方法に相当する。
フレーム構成決定部1002は、領域指定部に相当する。また、フレーム構成決定部1002により行われる処理は領域指定処理に相当する。
基準フレームCRC取得部1003は、第1のCRC取得部に相当する。また、基準フレームCRC取得部1003により行われる処理は第1のCRC取得処理に相当する。
基準フィールドCRC取得部1004は、第2のCRC取得部に相当する。また、基準フィールドCRC取得部1004により行われる処理は第2のCRC取得処理に相当する。
差分ビットCRC取得部1005は、差分CRC取得部に相当する。また、差分ビットCRC取得部1005により行われる処理は差分CRC取得処理に相当する。
可変フィールドCRC生成部1006は、第3のCRC生成部に相当する。また、可変フィールドCRC生成部1006により行われる処理は第3のCRC生成処理に相当する。
演算部1007は、フレームCRC生成部に相当する。また、演算部1007により行われる処理はフレームCRC生成処理に相当する。
以下、図3及び図4を参照して、本実施の形態に係る制御装置10でのCRC生成の流れを説明する。
図3は、制御装置10の動作例を示すフローチャートである。図4は、フレームとCRCとの関係を示す。図4では、送信フレーム201に付加するCRC210を生成する過程が示される。
図4の送信フレーム201では、領域201a及び領域201cが第1の領域に相当し、領域201bが第2の領域に相当し、領域201dが第3の領域に相当する。つまり、領域201a及び領域201cには定型ビット列が含まれている。領域201bには、規定ビットに類似するビット列が含まれている。領域201dには、非定型ビット列が含まれている。
フレーム生成部1001は、送信フレーム201と通信プロトコルαを通知する情報をフレーム構成決定部1002に出力する。
また、フレーム構成決定部1002は、第1の領域201a、201cについて、基準フレームCRC取得部1003に、通信プロトコルαの定型ビット列に対応するCRCの識別子を通知する。
また、フレーム構成決定部1002は、第2の領域201bについて、基準フィールドCRC取得部1004に、通信プロトコルαの規定ビット列に対応するCRCの識別子を通知する。
また、フレーム構成決定部1002は、第3の領域201dに含まれるビット列を可変フィールドCRC生成部1006に出力する。
また、フレーム構成決定部1002は、差分ビットに対応するCRCの識別子を差分ビットCRC取得部1005に通知する。
より具体的には、基準フレームCRC取得部1003は、CRCテーブルから、図4に示す基準フレーム202のCRC211を取得する。基準フレーム202は、送信フレーム201と同じフレーム長のフレームである。基準フレーム202では、送信フレーム201の領域201aに対応する領域202aが領域201aと同じ定型ビット列で構成され、送信フレーム201の領域201cに対応する領域202cが領域201cと同じ定型ビット列で構成される。一方、領域202a及び領域202c以外の領域のビット値は0である。
より具体的には、基準フィールドCRC取得部1004は、CRCテーブルから、図4に示すフレーム203のCRC212を取得する。フレーム203は、送信フレーム201と同じフレーム長のフレームである。フレーム203では、送信フレーム201の領域201bに対応する領域202bが規定ビット列で構成される。一方、領域203b以外の領域のビット値は0である。なお、規定ビット列が格納されている領域203bを基準フィールドともいう。
より具体的には、差分ビットCRC取得部1005は、CRCテーブルから、図4に示すフレーム204のCRC213を取得する。フレーム204は、送信フレーム201と同じフレーム長のフレームである。フレーム204では、領域201bのビット列と領域203bの規定ビット列との差分ビットに対応する位置204nのビット値が1である。一方、位置204n以外の領域のビット値は0である。
本実施の形態によれば、すべてのパターンの送信フレームが基準フレーム、基準フィールド、差分ビット及び可変フィールドの組み合わせで構成でき、かつ規定値以下のテーブル参照回数により生成できることを保証する必要がある。
以下では、送信フレームの構成方法及び、テーブル参照回数を規定値以下に抑えるための基準フィールド及び差分ビットの構成方法を説明する。
通信プロトコルによっては、定周期通信や非定周期通信などの通信種別によって、定型ビット列が出現する領域が大きく異なる複数種の送信フレームが送信される場合がある。このような場合には、送信フレームの種類ごとに、異なる基準フレームを用意する必要がある。
前述したように、任意のビット列が出現し、かつ、出現するビット列の予測が困難なフィールドが、可変フィールドとなる。可変フィールドは、例えば、送信フレームのペイロードである。
送信フレームから、基準フレーム内の定型ビット列が出現するフィールド及び可変フィールドを除いたフィールドが基準フィールドとなる。基準フィールドは送信フレーム中に1つ以上存在する。つまり、送信フレーム内に複数の基準フィールドが存在していてもよい。送信フレーム内で分断されている複数の基準フィールドを、それぞれ、別個の基準フィールドとして扱ってもよいし、複数の基準フィールドを1つの基準フィールドとして扱ってもよい。
CRCの生成時は、図4のフレーム203の基準フィールド203bの規定ビット列と、送信フレーム201の基準フィールド201bのビット列とのハミング距離の最大値分、すなわち差分ビットの個数分、CRCを求めなければならない。このとき、差分ビットの個数だけテーブルを参照する演算が必要になる。このため、差分ビットの個数がCRC演算時間に影響する。
一方で、テーブル参照回数を抑制するためには、基準フィールド203bの規定ビット列の種類を増やすことが考えられる。例えば、図4の例において、「1101」の他に、「0000」、「1000」、「1100」、「1110」、「1111」というように基準フィールド203bの規定ビット列の種類を増やせば、差分ビットの合計回数を減らすことができ、テーブル参照回数を減らすことができる。しかし、この場合は、基準フィールドに対応するCRCの個数が増加するため、CRCテーブルのテーブルサイズが増大する。
演算時間とテーブルサイズとのバランスを取るために、システム管理者は、差分ビットの数とテーブルサイズのそれぞれに目標値を設定し、これら両方の目標値を満たすような基準フィールド及び差分ビットの構成を図5及び図6に示す方法で求める。
共通ビットの値が1であれば、システム管理者はステップS106を行い、共通ビットの値が0であれば、システム管理者はステップS107を行う。
ステップS107で算出したハミング距離の最大値が目標値以下であれば、システム管理者は、ステップS111を行い、そうでなければステップS109を行う。
なお、システム管理者は、各フィールドのパターンを、どのフィールドから算出するかを記録しておく。
本実施の形態では、定型ビット列に対応する第1のCRCと、規定ビット列に対応する第2のCRCと、規定ビット列と第2の領域のビット列との差分に対応する差分CRCのみをCRCテーブルに保持すればよい。また、CRCテーブルから第1のCRCと第2のCRCと差分CRCを取得し、取得した第1のCRCと第2のCRCと差分CRCと、第3のCRCとに基づいて、送信フレームのCRCを生成することができる。このように、本実施の形態によれば、テーブルのサイズを抑えながら、CRC演算時間を短縮することができる。
最後に、制御装置10のハードウェア構成の補足説明を行う。
図1に示すプロセッサ103は、プロセッシングを行うIC(Integrated Circuit)である。
プロセッサ103は、CPU(Central Processing Unit)、DSP(Digital Signal Processor)等である。
図1に示す記憶装置104は、RAM(Random Access Memory)、ROM(Read Only Memory)、フラッシュメモリ、HDD(Hard Disk Drive)等である。
図1に示す通信インタフェース102は、データを受信するレシーバー及びデータを送信するトランスミッターを含む。
通信インタフェース102は、例えば、通信チップ又はNIC(Network Interface Card)である。
図1に示す入出力インタフェース101は、例えば、マウス、キーボード、ディスプレイ等である。
そして、OSの少なくとも一部がプロセッサ103により実行される。
プロセッサ103はOSの少なくとも一部を実行しながら、フレーム生成部1001、フレーム構成決定部1002、基準フレームCRC取得部1003、基準フィールドCRC取得部1004、差分ビットCRC取得部1005、可変フィールドCRC生成部1006、演算部1007及びフレーム連結部1008(以下、これらをまとめて「部」という)の機能を実現するプログラムを実行する。
プロセッサ103がOSを実行することで、タスク管理、メモリ管理、ファイル管理、通信制御等が行われる。
また、「部」の処理の結果を示す情報やデータや信号値や変数値が、記憶装置104、プロセッサ103内のレジスタ及びキャッシュメモリの少なくともいずれかに記憶される。
また、「部」の機能を実現するプログラムは、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ブルーレイ(登録商標)ディスク、DVD等の可搬記憶媒体に記憶されてもよい。
また、制御装置10は、ロジックIC(Integrated Circuit)、GA(Gate Array)、ASIC(Application Specific Integrated Circuit)、FPGA(Field−Programmable Gate Array)といった電子回路により実現されてもよい。
この場合は、「部」は、それぞれ電子回路の一部として実現される。
なお、プロセッサ及び上記の電子回路を総称してプロセッシングサーキットリーともいう。
Claims (5)
- 送信フレーム内で定型ビット列が出現する第1の領域と、前記送信フレーム内で規定ビット列に類似するビット列が出現する第2の領域と、前記送信フレーム内で非定型ビット列が出現する第3の領域とを指定し、前記第2の領域のビット列と前記規定ビット列との差分を抽出する領域指定部と、
前記第1の領域に対して、前記定型ビット列に対応するCRC(Cyclic Redundancy Check)である第1のCRCを、複数のCRCが格納されているCRCテーブルから取得する第1のCRC取得部と、
前記第2の領域に対して、前記規定ビット列に対応するCRCである第2のCRCを、前記CRCテーブルから取得する第2のCRC取得部と、
前記領域指定部により抽出された前記差分に対応するCRCである差分CRCを、前記CRCテーブルから取得する差分CRC取得部と、
前記第3の領域のビット列に対応するCRCである第3のCRCを生成する第3のCRC生成部と、
前記第1のCRCと前記第2のCRCと前記差分CRCと前記第3のCRCとを用いて、前記送信フレームのCRCを生成するフレームCRC生成部とを有するデータ処理装置。 - 前記第1のCRC取得部は、
前記送信フレームと同じフレーム長であり、前記第1の領域に対応する領域が前記定型ビット列で構成され、前記第1の領域に対応する領域以外の領域のビット値が0であるフレームのCRCを、前記第1のCRCとして、前記CRCテーブルから取得し、
前記第2のCRC取得部は、
前記送信フレームと同じフレーム長であり、前記第2の領域に対応する領域が前記規定ビット列で構成され、前記第2の領域に対応する領域以外の領域のビット値が0であるフレームのCRCを、前記第2のCRCとして、前記CRCテーブルから取得し、
前記差分CRC取得部は、
前記送信フレームと同じフレーム長であり、前記差分に対応する位置のビット値が1であり、前記差分に対応する位置以外の領域のビット値が0であるフレームのCRCを、前記差分CRCとして、前記CRCテーブルから取得し、
前記フレームCRC生成部は、
前記第1のCRCと前記第2のCRCと前記差分CRCと前記第3のCRCの排他的論理和演算を行って前記送信フレームのCRCを生成する請求項1に記載のデータ処理装置。 - 前記領域指定部は、
前記送信フレームが準拠している通信プロトコルに基づき、前記第1の領域と、前記第2の領域と、前記第3の領域とを指定する請求項1に記載のデータ処理装置。 - コンピュータが、送信フレーム内で定型ビット列が出現する第1の領域と、前記送信フレーム内で規定ビット列に類似するビット列が出現する第2の領域と、前記送信フレーム内で非定型ビット列が出現する第3の領域とを指定し、前記第2の領域のビット列と前記規定ビット列との差分を抽出し、
前記コンピュータが、前記第1の領域に対して、前記定型ビット列に対応するCRC(Cyclic Redundancy Check)である第1のCRCを、複数のCRCが格納されているCRCテーブルから取得し、
前記コンピュータが、前記第2の領域に対して、前記規定ビット列に対応するCRCである第2のCRCを、前記CRCテーブルから取得し、
前記コンピュータが、抽出された前記差分に対応するCRCである差分CRCを、前記CRCテーブルから取得し、
前記コンピュータが、前記第3の領域のビット列に対応するCRCである第3のCRCを生成し、
前記コンピュータが、前記第1のCRCと前記第2のCRCと前記差分CRCと前記第3のCRCとを用いて、前記送信フレームのCRCを生成するデータ処理方法。 - 送信フレーム内で定型ビット列が出現する第1の領域と、前記送信フレーム内で規定ビット列に類似するビット列が出現する第2の領域と、前記送信フレーム内で非定型ビット列が出現する第3の領域とを指定し、前記第2の領域のビット列と前記規定ビット列との差分を抽出する領域指定処理と、
前記第1の領域に対して、前記定型ビット列に対応するCRC(Cyclic Redundancy Check)である第1のCRCを、複数のCRCが格納されているCRCテーブルから取得する第1のCRC取得処理と、
前記第2の領域に対して、前記規定ビット列に対応するCRCである第2のCRCを、前記CRCテーブルから取得する第2のCRC取得処理と、
前記領域指定処理により抽出された前記差分に対応するCRCである差分CRCを、前記CRCテーブルから取得する差分CRC取得処理と、
前記第3の領域のビット列に対応するCRCである第3のCRCを生成する第3のCRC生成処理と、
前記第1のCRCと前記第2のCRCと前記差分CRCと前記第3のCRCとを用いて、前記送信フレームのCRCを生成するフレームCRC生成処理とをコンピュータに実行させるデータ処理プログラム。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2016/066927 WO2017212547A1 (ja) | 2016-06-07 | 2016-06-07 | データ処理装置、データ処理方法及びデータ処理プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP6073006B1 JP6073006B1 (ja) | 2017-02-01 |
JPWO2017212547A1 true JPWO2017212547A1 (ja) | 2018-06-14 |
Family
ID=57937632
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016564341A Active JP6073006B1 (ja) | 2016-06-07 | 2016-06-07 | データ処理装置、データ処理方法及びデータ処理プログラム |
Country Status (6)
Country | Link |
---|---|
US (1) | US10771095B2 (ja) |
JP (1) | JP6073006B1 (ja) |
CN (1) | CN109219928B (ja) |
DE (1) | DE112016006791B4 (ja) |
TW (1) | TW201743208A (ja) |
WO (1) | WO2017212547A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112018007296B4 (de) | 2018-04-25 | 2022-01-27 | Mitsubishi Electric Corporation | Informationsverarbeitungseinrichtung, Informationsverarbeitungsverfahren und Informationsverarbeitungsprogramm |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4896931A (ja) | 1972-03-27 | 1973-12-11 | ||
DE69320321T2 (de) | 1993-02-05 | 1998-12-24 | Hewlett Packard Co | Verfahren und Gerät zum Nachprüfen von CRC-Koden, wobei CRC Teilkode kombiniert werden |
JPH06311049A (ja) | 1993-04-20 | 1994-11-04 | Nippon Denki Musen Denshi Kk | Crc符号算出回路 |
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JP5724601B2 (ja) | 2011-05-10 | 2015-05-27 | 富士通株式会社 | Crc演算回路及びプロセッサ |
US8607129B2 (en) * | 2011-07-01 | 2013-12-10 | Intel Corporation | Efficient and scalable cyclic redundancy check circuit using Galois-field arithmetic |
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US10248498B2 (en) * | 2016-11-21 | 2019-04-02 | Futurewei Technologies, Inc. | Cyclic redundancy check calculation for multiple blocks of a message |
-
2016
- 2016-06-07 CN CN201680086352.0A patent/CN109219928B/zh active Active
- 2016-06-07 DE DE112016006791.7T patent/DE112016006791B4/de active Active
- 2016-06-07 WO PCT/JP2016/066927 patent/WO2017212547A1/ja active Application Filing
- 2016-06-07 JP JP2016564341A patent/JP6073006B1/ja active Active
- 2016-06-07 US US16/093,949 patent/US10771095B2/en active Active
- 2016-07-27 TW TW105123706A patent/TW201743208A/zh unknown
Also Published As
Publication number | Publication date |
---|---|
DE112016006791B4 (de) | 2020-02-06 |
US20190109605A1 (en) | 2019-04-11 |
US10771095B2 (en) | 2020-09-08 |
WO2017212547A1 (ja) | 2017-12-14 |
CN109219928B (zh) | 2022-06-28 |
DE112016006791T5 (de) | 2019-01-17 |
CN109219928A (zh) | 2019-01-15 |
TW201743208A (zh) | 2017-12-16 |
JP6073006B1 (ja) | 2017-02-01 |
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Legal Events
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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