JP3257298B2 - Ｃｒｃ符号生成方法 - Google Patents
Ｃｒｃ符号生成方法Info
- Publication number
- JP3257298B2 JP3257298B2 JP28195594A JP28195594A JP3257298B2 JP 3257298 B2 JP3257298 B2 JP 3257298B2 JP 28195594 A JP28195594 A JP 28195594A JP 28195594 A JP28195594 A JP 28195594A JP 3257298 B2 JP3257298 B2 JP 3257298B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- crc code
- bits
- partial
- crc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＣＲＣ符号生成回路に
関するものである。
関するものである。
【０００２】
【従来の技術】近年、誤り制御方式は、無駄な計算を省
き高速演算可能な方向へと進んできている。
き高速演算可能な方向へと進んできている。
【０００３】以下図面を見ながら、上記した従来の誤り
制御方式について説明する。図４は、従来の誤り制御方
式の概略図を示すものである。図４で４１は、生成多項
式による割算回路を示し、４２は布線論理回路を、４３
はパラレル入力シリアル出力シフトレジスタ、さらに４
４はＣＲＣビット挿入回路を示す。
制御方式について説明する。図４は、従来の誤り制御方
式の概略図を示すものである。図４で４１は、生成多項
式による割算回路を示し、４２は布線論理回路を、４３
はパラレル入力シリアル出力シフトレジスタ、さらに４
４はＣＲＣビット挿入回路を示す。
【０００４】以上のように構成された誤り制御方式につ
いて、以下その動作について説明する。
いて、以下その動作について説明する。
【０００５】まず、予め演算対象ビットにＣＲＣビット
分の０を付加したデータより、すべての演算対象ビット
パターンに対するＣＲＣビットを演算しておく。
分の０を付加したデータより、すべての演算対象ビット
パターンに対するＣＲＣビットを演算しておく。
【０００６】さらに、演算対象ビットのみを生成多項式
で割った余りより、前記予め求めておいたＣＲＣビット
が生成できるように布線論理回路を組み、演算対象ビッ
トの最終ビットが、生成多項式による割算回路４１に取
り込まれた時点で、布線論理回路４２でＣＲＣビットを
生成し、パラレル入力シリアル出力シフトレジスタ４３
でシリアルに直して、挿入回路４４で所定の位置に挿入
するものであった（特開平２−２１１７２２号公報）。
で割った余りより、前記予め求めておいたＣＲＣビット
が生成できるように布線論理回路を組み、演算対象ビッ
トの最終ビットが、生成多項式による割算回路４１に取
り込まれた時点で、布線論理回路４２でＣＲＣビットを
生成し、パラレル入力シリアル出力シフトレジスタ４３
でシリアルに直して、挿入回路４４で所定の位置に挿入
するものであった（特開平２−２１１７２２号公報）。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、予め演算対象ビットのすべてのパターン
について、ＣＲＣ符号を演算しておかなければならない
ほか、割算回路を使用して、演算対象ビットを割算した
余りよりＣＲＣビットを生成するため、パラレル入力の
データについてはシリアルデータに変換する必要があ
り、また、必ず演算対象ビットの最終ビットまでデータ
を挿入しなければならなく、無駄な演算が多いという問
題を有していた。
うな構成では、予め演算対象ビットのすべてのパターン
について、ＣＲＣ符号を演算しておかなければならない
ほか、割算回路を使用して、演算対象ビットを割算した
余りよりＣＲＣビットを生成するため、パラレル入力の
データについてはシリアルデータに変換する必要があ
り、また、必ず演算対象ビットの最終ビットまでデータ
を挿入しなければならなく、無駄な演算が多いという問
題を有していた。
【０００８】本発明は上記問題点に鑑み、予め演算して
おくＣＲＣ符号を少なくし、演算対象ビットそのものの
データにより、直接ＣＲＣビットを生成することで、固
定ビットを有した演算対象ビットでは、すべての演算対
象ビットを入力しなくても良い、割算回路を使用しな
い、無駄な演算を省いた、高速演算のＣＲＣ符号生成方
法を提供するものである。
おくＣＲＣ符号を少なくし、演算対象ビットそのものの
データにより、直接ＣＲＣビットを生成することで、固
定ビットを有した演算対象ビットでは、すべての演算対
象ビットを入力しなくても良い、割算回路を使用しな
い、無駄な演算を省いた、高速演算のＣＲＣ符号生成方
法を提供するものである。
【０００９】
【課題を解決するための手段】上記問題点を解決するた
めに本発明のＣＲＣ符号生成方法は、演算対象ビットの
１つのビットのみが”１”の場合のデータで、それぞれ
のビットに対してＣＲＣ符号を求めておき、対応するデ
ータビットに”１”が入力された場合、それに対応する
前記ＣＲＣ符号をビット毎に排他的論理和をとること
で、全データに対するＣＲＣ符号を瞬時に生成するもの
である。
めに本発明のＣＲＣ符号生成方法は、演算対象ビットの
１つのビットのみが”１”の場合のデータで、それぞれ
のビットに対してＣＲＣ符号を求めておき、対応するデ
ータビットに”１”が入力された場合、それに対応する
前記ＣＲＣ符号をビット毎に排他的論理和をとること
で、全データに対するＣＲＣ符号を瞬時に生成するもの
である。
【００１０】
【作用】本発明は上記した構成によって、予め計算され
るＣＲＣ符号も少なくてすみ、割算回路を使わず、必ず
しも演算対象ビットの全データを必要としないことで、
無駄な計算が大幅に省かれ、簡単な回路で、高速にＣＲ
Ｃ符号が生成されることとなる。また、ウエハ検査時の
テスト回路用には最適である。
るＣＲＣ符号も少なくてすみ、割算回路を使わず、必ず
しも演算対象ビットの全データを必要としないことで、
無駄な計算が大幅に省かれ、簡単な回路で、高速にＣＲ
Ｃ符号が生成されることとなる。また、ウエハ検査時の
テスト回路用には最適である。
【００１１】
【実施例】以下本発明の一実施例のＣＲＣ符号生成方法
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００１２】以下本実施例では、データビット６ビッ
ト、ＣＲＣの生成多項式、ｘ3＋ｘ2＋１の時の動作につ
いて説明する。
ト、ＣＲＣの生成多項式、ｘ3＋ｘ2＋１の時の動作につ
いて説明する。
【００１３】図１は本発明の実施例におけるＣＲＣ符号
生成回路の概要を示すものである。図１において、１１
は予め算出されるＣＲＣ符号演算手段で、１２は算出さ
れた部分ＣＲＣ符号をもとに、入力される演算対象ビッ
ト１３が入ると、有効値”１”が立ったビットのＣＲＣ
符号を用いて、全演算対象ビットに対するＣＲＣ符号１
４を生成する、ＣＲＣ符号生成回路を示している。
生成回路の概要を示すものである。図１において、１１
は予め算出されるＣＲＣ符号演算手段で、１２は算出さ
れた部分ＣＲＣ符号をもとに、入力される演算対象ビッ
ト１３が入ると、有効値”１”が立ったビットのＣＲＣ
符号を用いて、全演算対象ビットに対するＣＲＣ符号１
４を生成する、ＣＲＣ符号生成回路を示している。
【００１４】図２は、表１の予め計算されたＣＲＣ符号
をもとに、入力データビットに”１”が入力されたビッ
トのみの部分ＣＲＣ符号をデコードし、ビット毎に排他
的論理和をとり、全入力データに対するＣＲＣ符号を生
成する回路である。
をもとに、入力データビットに”１”が入力されたビッ
トのみの部分ＣＲＣ符号をデコードし、ビット毎に排他
的論理和をとり、全入力データに対するＣＲＣ符号を生
成する回路である。
【００１５】図３は、６ビットの入力データが常に決ま
った値を含む場合の前記入力データに対するＣＲＣ符号
を生成する回路である。
った値を含む場合の前記入力データに対するＣＲＣ符号
を生成する回路である。
【００１６】表１は、入力データのビット位置と、予め
計算されたそれぞれのビットに対応するＣＲＣ符号との
関係について示すものである。
計算されたそれぞれのビットに対応するＣＲＣ符号との
関係について示すものである。
【００１７】
【表１】
【００１８】表２は、６ビットの代表的ないくつかの入
力データと、それらから計算されるＣＲＣ符号との関係
を示すものである。
力データと、それらから計算されるＣＲＣ符号との関係
を示すものである。
【００１９】
【表２】
【００２０】以下、本発明の第１の実施例について表
１、表２および図１、図２を用いて具体的な手順と回路
の動作について説明する。
１、表２および図１、図２を用いて具体的な手順と回路
の動作について説明する。
【００２１】まず、図１および表１に示すように、６ビ
ットのデータのうち１つのビットのみが”１”で、後の
５ビットは”０”であるデータに、ＣＲＣビット分の”
０”を付加したデータから、このＣＲＣの誤り検出に用
いられる生成多項式ｘ3＋ｘ2＋１を用いて、図１におけ
る予め算出される部分ＣＲＣ符号演算手段１１により、
それぞれのビットに対応する部分ＣＲＣ符号を求めてお
く。
ットのデータのうち１つのビットのみが”１”で、後の
５ビットは”０”であるデータに、ＣＲＣビット分の”
０”を付加したデータから、このＣＲＣの誤り検出に用
いられる生成多項式ｘ3＋ｘ2＋１を用いて、図１におけ
る予め算出される部分ＣＲＣ符号演算手段１１により、
それぞれのビットに対応する部分ＣＲＣ符号を求めてお
く。
【００２２】これをもとに、図１に示す１２を図２に示
すように、入力の６ビットに”１”が入ると前記予め計
算された部分ＣＲＣ符号がデコードされ、ビット毎に排
他的論理和がとられる様に回路を組むと、６ビットのデ
ータを割算回路を通して得られる表２のようなＣＲＣ符
号と等しいＣＲＣ符号が、瞬時に得られる。
すように、入力の６ビットに”１”が入ると前記予め計
算された部分ＣＲＣ符号がデコードされ、ビット毎に排
他的論理和がとられる様に回路を組むと、６ビットのデ
ータを割算回路を通して得られる表２のようなＣＲＣ符
号と等しいＣＲＣ符号が、瞬時に得られる。
【００２３】以下本発明の第２の実施例について表１、
表２および図３を用いて説明する。いま、６ビットのデ
ータビットの中で下位３ビット（３、２、１）が常に決
まった値を有し、その値が”０１１”であったとする。
この時、上位３ビット（６、５、４）が可変ビットとな
る。
表２および図３を用いて説明する。いま、６ビットのデ
ータビットの中で下位３ビット（３、２、１）が常に決
まった値を有し、その値が”０１１”であったとする。
この時、上位３ビット（６、５、４）が可変ビットとな
る。
【００２４】この時のＣＲＣ符号生成回路は、固定ビッ
ト以外を”０”とした時の部分ＣＲＣ符号（前記表２の
Ｄ５）と、上位３ビットで、”１”が入力されたビット
のデコードされた部分ＣＲＣ符号との、ビット毎の排他
的論理和をとるだけで、全６ビットデータに対するＣＲ
Ｃ符号が生成されるものである。
ト以外を”０”とした時の部分ＣＲＣ符号（前記表２の
Ｄ５）と、上位３ビットで、”１”が入力されたビット
のデコードされた部分ＣＲＣ符号との、ビット毎の排他
的論理和をとるだけで、全６ビットデータに対するＣＲ
Ｃ符号が生成されるものである。
【００２５】図３のように実際の回路では、表２のＤ５
に対するＣＲＣ符号と、可変ビットである上位３ビット
の表３での６、５、４ビットに対応するＣＲＣ符号とを
もとに、論理回路が簡単に組むことができ、しかも全演
算対象ビットを入力しなくとも良く、無駄な計算をする
ことなく高速にＣＲＣ符号を生成することができる。
に対するＣＲＣ符号と、可変ビットである上位３ビット
の表３での６、５、４ビットに対応するＣＲＣ符号とを
もとに、論理回路が簡単に組むことができ、しかも全演
算対象ビットを入力しなくとも良く、無駄な計算をする
ことなく高速にＣＲＣ符号を生成することができる。
【００２６】なお、第１の実施例および第２の実施例に
おいて、”１”と”０”が反転していてもよい。
おいて、”１”と”０”が反転していてもよい。
【００２７】また、第２の実施例において、固定ビット
は任意の位置であってもよい。また、第２の実施例にお
いて、固定ビットは”０１１”としたが任意の値であっ
てもよい。
は任意の位置であってもよい。また、第２の実施例にお
いて、固定ビットは”０１１”としたが任意の値であっ
てもよい。
【００２８】
【発明の効果】以上のように本発明は、予め計算された
いくつかのＣＲＣ符号を用いて論理回路を組むことで、
割算回路やＲＯＭを使わず、少ない情報で、無駄な計算
をすることなく、高速にＣＲＣ符号を生成することがで
き、クロックを使用しないことで低消費電力化にもつな
がる。また、ウエハ検査時のテスト回路には最適であ
る。
いくつかのＣＲＣ符号を用いて論理回路を組むことで、
割算回路やＲＯＭを使わず、少ない情報で、無駄な計算
をすることなく、高速にＣＲＣ符号を生成することがで
き、クロックを使用しないことで低消費電力化にもつな
がる。また、ウエハ検査時のテスト回路には最適であ
る。
【図１】本発明の実施例におけるＣＲＣ符号生成の概要
を示す図
を示す図
【図２】本発明の第１の実施例におけるＣＲＣ符号生成
回路図
回路図
【図３】本発明の第２の実施例におけるＣＲＣ符号生成
回路図
回路図
【図４】従来の技術の誤り制御方式の概略図
１１ 予め計算される部分ＣＲＣ符号演算手段 １２ ＣＲＣ符号生成回路 １３ 入力される演算対象ビット列 １４ 生成されるＣＲＣ符号 Ｄ１〜６ 代表的なデータ ４１ 生成多項式による割算回路 ４２ 布線論理回路 ４３ パラレル入力シリアル出力シフトレジスタ ４４ ＣＲＣ演算ビット挿入回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00 G06F 11/10 330 H04L 1/00
Claims (2)
- 【請求項１】 ｎビットの演算対象ビット列のそれぞれ
のビットのみが有効値を示す場合に対応した、ｎ個の部
分ＣＲＣ符号を予め演算し部分ＣＲＣ符号群を求める手
順と、 ｎビットの演算対象ビット列の各ビットの有効値によっ
て、前記部分ＣＲＣ符号群の値を使って、前記ｎビット
の演算対象ビット列全体に対するＣＲＣ符号を求める手
順とを含み、 前記ＣＲＣ符号を求める手順が、前記予め求めた部分Ｃ
ＲＣ符号群を基に、前記ｎビットの演算対象ビット列の
各ビットの有効値を、前記部分ＣＲＣ符号にデコード
し、ＣＲＣ符号のビット毎に排他的論理和をとること
で、前記ｎビットの演算対象ビット列全体に対するＣＲ
Ｃ符号を求める ことを特徴とするＣＲＣ符号生成方法。 - 【請求項２】 前記ｎビットの演算対象ビット列が一部
常に変化しないｐ個の固定のビットを含んでいる場合、
前記部分ＣＲＣ符号群を求める手順において前記ｎ個の
部分ＣＲＣ符号を求める替わりに前記ｐ個の固定ビット
以外の各ビットの１ビットのみが有効値である場合に対
応した、（ｎ−ｐ）個の部分ＣＲＣ符号をあらかじめ求
めておき、前記ＣＲＣ符号を求める手順において、前記
ｎビットの演算対象ビット列の（ｎ−ｐ）ビットの有効
値によって、前記（ｎ−ｐ）個の部分ＣＲＣ部号をデコ
ードしたものと、前記ｐ個の固定ビットを固定しそれ以
外のビットは、無効値にした場合のあらかじめ求められ
た固定ビット部分の部分ＣＲＣ符号をデコードしたもの
とを排他的論理和をとることで、前記ｎビットの演算対
象ビット列全体のＣＲＣ符号を求めることを特徴とする
請求項１記載のＣＲＣ符号生成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28195594A JP3257298B2 (ja) | 1994-11-16 | 1994-11-16 | Ｃｒｃ符号生成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28195594A JP3257298B2 (ja) | 1994-11-16 | 1994-11-16 | Ｃｒｃ符号生成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08149017A JPH08149017A (ja) | 1996-06-07 |
| JP3257298B2 true JP3257298B2 (ja) | 2002-02-18 |
Family
ID=17646239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28195594A Expired - Fee Related JP3257298B2 (ja) | 1994-11-16 | 1994-11-16 | Ｃｒｃ符号生成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3257298B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101775796B (zh) * | 2009-11-30 | 2011-03-16 | 北京中煤矿山工程有限公司 | 免拔除冻结器 |
| US10771095B2 (en) | 2016-06-07 | 2020-09-08 | Mitsubishi Electric Corporation | Data processing device, data processing method, and computer readable medium |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322574B1 (ko) * | 1998-07-01 | 2002-03-08 | 윤종용 | 오류 검출 코드의 생성방법 |
| US6820233B2 (en) * | 2000-07-14 | 2004-11-16 | Telefonaktiebolaget Lm Ericsson | Re-use of static checksum information in header compression/decompression applications |
| JP2006155835A (ja) | 2004-12-01 | 2006-06-15 | Nec Electronics Corp | 誤り検出符号付加回路、誤り検出回路及び方法、並びにディスク装置 |
| JP4620541B2 (ja) * | 2005-08-04 | 2011-01-26 | ルネサスエレクトロニクス株式会社 | 誤り検出符号算出回路、誤り検出符号算出方法及び記録装置 |
| WO2008023684A1 (fr) | 2006-08-22 | 2008-02-28 | Panasonic Corporation | Unité d'opération arithmétique de résidus en parallèle et procédé d'opération arithmétique de résidus en parallèle |
| JP2011130333A (ja) | 2009-12-21 | 2011-06-30 | Fujitsu Ltd | 巡回冗長検査符号生成回路及び巡回冗長検査符号生成方法 |
| KR101990972B1 (ko) | 2012-10-04 | 2019-06-19 | 삼성전자 주식회사 | 메모리 시스템에서의 순환 중복 검사 동작 수행 방법 및 이를 이용한 메모리 컨트롤러 |
-
1994
- 1994-11-16 JP JP28195594A patent/JP3257298B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101775796B (zh) * | 2009-11-30 | 2011-03-16 | 北京中煤矿山工程有限公司 | 免拔除冻结器 |
| US10771095B2 (en) | 2016-06-07 | 2020-09-08 | Mitsubishi Electric Corporation | Data processing device, data processing method, and computer readable medium |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08149017A (ja) | 1996-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4899273A (en) | Circuit simulation method with clock event suppression for debugging LSI circuits | |
| KR100202206B1 (ko) | 유한체의 곱셈적역원을 계산하는 데이타 처리 장치 | |
| JP3257298B2 (ja) | Ｃｒｃ符号生成方法 | |
| EP0204576A2 (en) | Apparatus for and methods of decoding a BCH code | |
| KR100188147B1 (ko) | 주기적 여유 코드를 이용한 오류검출회로 | |
| JP3248098B2 (ja) | シンドローム計算装置 | |
| JP2018097864A (ja) | リーディングゼロ予想 | |
| US5754458A (en) | Trailing bit anticipator | |
| US20040117416A1 (en) | Integrated circuit and process for identifying minimum or maximum input value among plural inputs | |
| JPH01265332A (ja) | Ｃｒｃ並列演算回路の行列式生成方法 | |
| JP2007288576A (ja) | 情報シンボルの符号化方法及びその装置並びに情報シンボルの復号化方法及び復号化装置 | |
| JP2591113B2 (ja) | ハミング符号化器 | |
| KR100252766B1 (ko) | 고속으로 동작하는 스티키 신호 생성기 | |
| KR100505566B1 (ko) | 서브코드 q데이타의 병렬 순환 여유 검사 방법 | |
| JP3539077B2 (ja) | 並列演算方式による除算方法 | |
| KR100244452B1 (ko) | 데이터 오류체크회로 및 방법 | |
| JP2547744B2 (ja) | 符号化・復号回路 | |
| JPH0964754A (ja) | 誤り検出符号生成回路 | |
| JP2960473B2 (ja) | 誤り訂正回路 | |
| JP2858538B2 (ja) | 再シンドロームチェック方式 | |
| JP2611721B2 (ja) | イレージャロケーション多項式乗算回路 | |
| JPH10290167A (ja) | 誤り検出方法および誤り検出回路 | |
| JPH03190327A (ja) | 誤り訂正回路 | |
| JP2896315B2 (ja) | 論理シミュレーション方法 | |
| Rahman et al. | A Minimal Delay Decoder Design for Block Codes of Small Lengths |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |