JPWO2016178287A1

JPWO2016178287A1 - 半導体装置

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Publication number: JPWO2016178287A1
Application number: JP2017516248A
Authority: JP
Inventors: 加藤　秀樹; 秀樹加藤; 靖也原田; 雅人大澤
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 2015-05-07
Filing date: 2015-05-07
Publication date: 2018-03-01
Also published as: WO2016178287A1; US10297626B2; US20180047771A1

Abstract

半導体装置は、画素アレイと、複数の列回路と、アンプと、第１層から第ｎ層のスイッチアレイと、前記第１層から前記第ｎ層の信号線と、を有する。前記ｎは２以上の整数である。前記第ｉ層の前記スイッチアレイは第（ｉ＋１）層の前記スイッチアレイと前記アンプとの間に配置されている。前記ｉは、１以上かつｎ未満の整数である。前記第１層の前記信号線は、前記アンプに接続されている。前記第ｎ層の前記信号線は、前記第ｎ層の前記スイッチアレイに接続されている。前記第ｎ層の前記スイッチアレイが有する複数の前記スイッチのそれぞれは、前記列回路に接続されている。

Description

本発明は、半導体装置に関する。

画素から読み出された画素信号を出力するスイッチが複数層に配置されている回路が特許文献１と特許文献２とに開示されている。図８は、従来技術における列選択スイッチ部３６の構成を示している。図８に示すように、列選択スイッチ部３６は、複数の列選択スイッチ３１と、複数の列出力信号線３２と、複数のグループ選択スイッチ３３と、１個の水平信号線３７とを有する。図８では、１６個の列選択スイッチ３１と、４個の列出力信号線３２と、４個のグループ選択スイッチ３３とが配置されている。図８では、代表として、１個の列選択スイッチ３１と、１個の列出力信号線３２と、１個のグループ選択スイッチ３３との符号が示されている。

複数の列選択スイッチ３１は、図示していない複数の画素の行方向に沿って配置されている。列選択スイッチ３１は、トランジスタである。列選択スイッチ３１は、第１の端子と、第２の端子と、ゲートとを有する。列選択スイッチ３１の第１の端子と第２の端子とは、ソースまたはドレインである。列選択スイッチ３１の第１の端子は、列回路２５に接続されている。列選択スイッチ３１の第２の端子は、列出力信号線３２に接続されている。列出力信号線３２は、行方向に延びる。４個の列選択スイッチ３１が１個の列出力信号線３２に接続されている。列選択スイッチ３１のゲートに入力される制御信号に基づいて、列選択スイッチ３１はオンまたはオフになる。

複数のグループ選択スイッチ３３は、行方向に沿って配置されている。グループ選択スイッチ３３は、トランジスタである。グループ選択スイッチ３３は、第１の端子と、第２の端子と、ゲートとを有する。グループ選択スイッチ３３の第１の端子と第２の端子とは、ソースまたはドレインである。グループ選択スイッチ３３の第１の端子は、列出力信号線３２に接続されている。グループ選択スイッチ３３の第２の端子は、水平信号線３７に接続されている。水平信号線３７は、行方向に延びる。グループ選択スイッチ３３のゲートに入力される制御信号に基づいて、グループ選択スイッチ３３はオンまたはオフになる。水平信号線３７は、アンプ２７に接続されている。

それぞれのグループ選択スイッチ３３は、４個の列選択スイッチ３１に対応する。つまり、それぞれのグループ選択スイッチ３３は、４個の列選択スイッチ３１が接続された列出力信号線３２に接続されている。４個の列選択スイッチ３１が１個のグループを構成する。

列回路２５は、画素から出力された画素信号を処理する。図８では、複数の列回路２５が存在するが、代表として１個の列回路２５の符号が示されている。アンプ２７は、複数の列回路２５から出力された信号を増幅する。

それぞれの列回路２５から出力された画素信号は、列選択スイッチ３１と、列出力信号線３２と、グループ選択スイッチ３３と、水平信号線３７とを経由して、アンプ２７に伝送される。１個の列回路２５によって処理された画素信号がアンプ２７に伝送されるとき、１個のグループ選択スイッチ３３がオンであり、かつ、他の３個のグループ選択スイッチ３３がオフである。このため、オフである３個のグループ選択スイッチ３３により水平信号線３７に付加される寄生容量の影響が低減される。

日本国特許第５１２００６９号公報日本国特開昭６３−１４２７８１号公報

従来技術における列選択スイッチ部３６では、アンプ２７は、図示していない複数の画素の右端に対応する位置に配置されている。このため、全てのグループ選択スイッチ３３とアンプ２７とを接続する水平信号線３７が長い。

低消費電力のイメージセンサに搭載された回路による高速な読み出しが望まれている。このため、グループ選択スイッチ３３の寄生容量以外の要因も考慮されるべきである。例えば、水平信号線３７と半導体基板との間に生じる寄生容量と、水平信号線３７の寄生抵抗と、水平信号線３７とそれに隣接する信号線との間に生じる寄生容量とが無視できない場合がある。つまり、水平信号線３７の寄生容量と抵抗とが、読み出し速度の低下の主な要因である。

本発明は、画素信号をより高速に読み出すことができる半導体装置を提供することを目的とする。

本発明の第１の態様によれば、半導体装置は、画素アレイと、複数の列回路と、アンプと、第１層から第ｎ層のスイッチアレイと、前記第１層から前記第ｎ層の信号線と、を有する。前記ｎは２以上の整数である。前記画素アレイは、行列状に配置された複数の画素を有し、前記複数の画素は画素信号を出力する。前記複数の列回路は、前記複数の画素の列に対応して配置され、前記画素信号を処理する。前記アンプは、前記複数の列回路から出力された信号を増幅する。前記スイッチアレイは、複数のスイッチを有する。第ｉ層の前記スイッチアレイは第（ｉ＋１）層の前記スイッチアレイと前記アンプとの間に配置される。前記ｉは、１以上かつｎ未満の整数である。前記第１層の前記信号線は、前記アンプに接続される。前記第ｎ層の前記信号線は、前記第ｎ層の前記スイッチアレイに接続される。前記第ｎ層の前記スイッチアレイが有する複数の前記スイッチのそれぞれは、前記列回路に接続される。前記第ｉ層の前記スイッチアレイが有する複数の前記スイッチのそれぞれは、前記第（ｉ＋１）層の前記スイッチアレイが有する複数の前記スイッチの２個以上と前記第（ｉ＋１）層の前記信号線で接続される。前記第（ｉ＋１）層の前記信号線は、第１の方向に沿って配置される。前記第１の方向は行方向である。前記第１の方向における基準線と第１のスイッチとの第１の距離は、前記第１の方向における前記基準線と第２のスイッチとの第２の距離よりも小さい。前記基準線は、前記複数の画素の配列の中心を通り、かつ、前記第１の方向に垂直な第２の方向に延びる直線である。前記第１のスイッチは、前記第１層の前記スイッチアレイが有する複数の前記スイッチのうち前記基準線から前記第１の方向に最も遠く離れた前記スイッチである。前記第２のスイッチは、第２層の前記スイッチアレイが有する複数の前記スイッチのうち前記基準線から前記第１の方向に最も遠く離れた前記スイッチである。第３の方向における前記基準線と第３のスイッチとの第３の距離は、前記第３の方向における前記基準線と第４のスイッチとの第４の距離よりも小さい。前記第３の方向は前記第１の方向と反対の方向である。前記第３のスイッチは、前記第１層の前記スイッチアレイが有する複数の前記スイッチのうち前記基準線から前記第３の方向に最も遠く離れた前記スイッチである。前記第４のスイッチは、前記第２層の前記スイッチアレイが有する複数の前記スイッチのうち前記基準線から前記第３の方向に最も遠く離れた前記スイッチである。前記第１の方向における前記基準線と前記アンプとの第５の距離は、前記第１の方向における前記基準線と第５のスイッチとの第６の距離よりも小さい。前記第５のスイッチは、前記第１層の前記スイッチアレイが有する複数の前記スイッチのうち前記基準線に最も近いスイッチである。前記第２層の前記信号線は、２個の前記信号線を含む。前記基準線は、前記第２層の前記２個の前記信号線の間を通る。

本発明の第２の態様によれば、第１の態様において、前記第１の方向における前記基準線と第６のスイッチとの第７の距離は、前記第１の方向における前記基準線と第７のスイッチとの第８の距離よりも小さくてもよい。前記第６のスイッチは、第ｊ層の前記スイッチアレイが有する複数の前記スイッチのうち前記基準線から前記第１の方向に最も遠く離れた前記スイッチである。前記ｊは、２以上かつｎ未満の整数である。前記第７のスイッチは、第（ｊ＋１）層の前記スイッチアレイが有する複数の前記スイッチのうち前記基準線から前記第１の方向に最も遠く離れた前記スイッチである。前記第３の方向における前記基準線と第８のスイッチとの第９の距離は、前記第３の方向における前記基準線と第９のスイッチとの第１０の距離よりも小さくてもよい。前記第８のスイッチは、前記第ｊ層の前記スイッチアレイが有する複数の前記スイッチのうち前記基準線から前記第３の方向に最も遠く離れた前記スイッチである。前記第９のスイッチは、前記第（ｊ＋１）層の前記スイッチアレイが有する複数の前記スイッチのうち前記基準線から前記第３の方向に最も遠く離れた前記スイッチである。

本発明の第３の態様によれば、第１の態様において、前記第１層の前記信号線の第１の幅は、前記第２層の前記信号線の第２の幅よりも小さくてもよい。

本発明の第４の態様によれば、第１の態様において、前記複数の画素は、入射する光の量に応じた第１の画素信号を出力してもよい。前記複数の列回路は、前記第１の画素信号を保持してもよい。

本発明の第５の態様によれば、第４の態様において、前記複数の画素はさらに、前記複数の画素がリセットされたときの第２の画素信号を出力してもよい。前記複数の列回路はさらに、前記第２の画素信号を保持してもよい。前記複数の列回路はさらに、前記第１の画素信号と前記第２の画素信号との差に対応する信号を出力してもよい。

上記の各態様によれば、第１の方向における基準線と第１のスイッチとの第１の距離は、第１の方向における基準線と第２のスイッチとの第２の距離よりも小さい。第３の方向における基準線と第３のスイッチとの第３の距離は、第３の方向における基準線と第４のスイッチとの第４の距離よりも小さい。第１の方向における基準線とアンプとの第５の距離は、第１の方向における基準線と第５のスイッチとの第６の距離よりも小さい。第２層の信号線は、２個の信号線を含む。基準線は、第２層の２個の信号線の間を通る。このため、信号線の寄生容量と抵抗とが低減される。したがって、画素信号をより高速に読み出すことができる。

本発明の第１の実施形態の半導体装置の構成を示すブロック図である。本発明の第１の実施形態の半導体装置における列選択スイッチ部の構成を示す回路図である。本発明の第１の実施形態の半導体装置における画素の構成を示す回路図である。本発明の第１の実施形態の半導体装置における画素の動作を示すタイミングチャートである。本発明の第１の実施形態の半導体装置における列選択スイッチ部の動作を示すタイミングチャートである。本発明の第１の実施形態の第１の変形例の半導体装置における列選択スイッチ部の構成を示す回路図である。本発明の第１の実施形態の第２の変形例の半導体装置における列選択スイッチ部の構成を示す回路図である。従来技術における画素信号の読み出し回路の構成を示す回路図である。

図面を参照し、本発明の実施形態を説明する。図１は、本発明の実施形態の半導体装置１００の構成を示している。半導体装置１００は、撮像装置（イメージセンサ）である。図１に示すように、半導体装置１００は、画素アレイ１と、垂直走査回路３と、水平走査回路４と、複数の列回路５と、列選択スイッチ部６と、アンプ７とを有する。画素アレイ１と、垂直走査回路３と、水平走査回路４と、複数の列回路５と、列選択スイッチ部６と、アンプ７とは、半導体基板に配置されている。図１では、１６個の列回路５が配置されている。図１では、代表として、１個の列回路５の符号が示されている。

画素アレイ１は、行列状に配置された複数の画素２を有する。複数の画素２は画素信号を出力する。複数の画素２は、行方向すなわち方向Ｄ１と列方向すなわち方向Ｄ２とに沿って配置されている。図１では、６４個の画素２が配置されている。図１では、代表として、１個の画素２の符号が示されている。図１では、複数の画素２の配列における行数は４であり、列数は１６である。方向Ｄ１と方向Ｄ２とは、複数の画素２が配置された面内で直交する。

垂直走査回路３は、複数の画素２を制御する制御信号を画素アレイ１に出力する。これによって、垂直走査回路３は、複数の画素２の動作を制御する。

複数の列回路５は、複数の画素２の列に対応して配置されている。複数の列回路５は、複数の画素２から出力された画素信号を処理する。例えば、複数の列回路５は、画素信号からノイズを除去する処理を行う。

列選択スイッチ部６は、画素信号を出力する複数のスイッチを有する。列選択スイッチ部６の構成については後述する。

水平走査回路４は、列選択スイッチ部６が有する複数のスイッチを制御する制御信号を列選択スイッチ部６に出力する。これによって、水平走査回路４は、画素信号の読み出しを制御する。

アンプ７は、複数の列回路５から出力された信号を増幅する。図示の都合のため、図１ではアンプ７は複数の画素２の右端に対応する位置に配置されている。

複数の画素２は、入射する光の量に応じた第１の画素信号を出力する。複数の列回路５は、第１の画素信号を保持する。

複数の画素２はさらに、複数の画素２がリセットされたときの第２の画素信号を出力する。複数の列回路５はさらに、第２の画素信号を保持する。複数の列回路５はさらに、第１の画素信号と第２の画素信号との差に対応する信号を出力する。これによって、複数の列回路５は、画素信号からノイズを除去することができる。

図２は、列選択スイッチ部６の構成を示している。図２に示すように、列選択スイッチ部６は、複数の列選択スイッチ１１と、複数の列出力信号線１２と、複数の第１のグループ選択スイッチ１３と、複数の第１のグループ出力信号線１４と、複数の第２のグループ選択スイッチ１５と、１個の第２のグループ出力信号線１６とを有する。図２では、１６個の列選択スイッチ１１と、４個の列出力信号線１２と、４個の第１のグループ選択スイッチ１３と、２個の第１のグループ出力信号線１４と、２個の第２のグループ選択スイッチ１５とが配置されている。図２では、代表として、１個の列選択スイッチ１１と、１個の列出力信号線１２と、１個の第１のグループ選択スイッチ１３と、２個の第１のグループ出力信号線１４と、２個の第２のグループ選択スイッチ１５との符号が示されている。

半導体装置１００は、複数のスイッチを有する第１層から第ｎ層のスイッチアレイ１１０，１３０，１５０と、第１層から第ｎ層の信号線とを有する。ｎは２以上の整数である。第ｉ層のスイッチアレイは第（ｉ＋１）層のスイッチアレイとアンプ７との間に配置されている。ｉは、１以上かつｎ未満の整数である。

第１層から第ｎ層のスイッチアレイは、複数のスイッチのグループである。図２では、ｎは３である。複数のスイッチのそれぞれは、第１層から第ｎ層のスイッチアレイのいずれか１つに含まれる。第１層のスイッチアレイ１５０は、複数の第２のグループ選択スイッチ１５を有する。第２層のスイッチアレイ１３０は、複数の第１のグループ選択スイッチ１３を有する。第３層のスイッチアレイ１１０は、複数の列選択スイッチ１１を有する。第１層のスイッチアレイ１５０は、アンプ７に最も近く、かつ、複数の列回路５に最も遠い。第３層のスイッチアレイ１１０は、アンプ７に最も遠く、かつ、複数の列回路５に最も近い。第２層のスイッチアレイ１３０は、第１層のスイッチアレイ１５０と第３層のスイッチアレイ１１０との間に配置されている。

第１層のスイッチアレイ１５０は第２層のスイッチアレイ１３０とアンプ７との間に配置され、かつ、第２層のスイッチアレイ１３０は第３層のスイッチアレイ１１０とアンプ７との間に配置されている。第（ｉ＋１）層のスイッチアレイが有するスイッチの数は、第ｉ層のスイッチアレイが有するスイッチの数よりも多い。複数の列選択スイッチ１１と、複数の第１のグループ選択スイッチ１３と、複数の第２のグループ選択スイッチ１５とは、方向Ｄ１に沿って配置されている。

第１層の信号線は、第２のグループ出力信号線１６である。第２層の信号線は、第１のグループ出力信号線１４である。第３層の信号線は、列出力信号線１２である。第１層の信号線すなわち第２のグループ出力信号線１６は、アンプ７に最も近く、かつ、複数の列回路５に最も遠い。第３層の信号線すなわち列出力信号線１２は、アンプ７に最も遠く、かつ、複数の列回路５に最も近い。第２層の信号線すなわち第１のグループ出力信号線１４は、第１層の信号線と第３層の信号線との間に配置されている。

第１層の信号線すなわち第２のグループ出力信号線１６は第２層の信号線すなわち第１のグループ出力信号線１４とアンプ７との間に配置され、かつ、第２層の信号線すなわち第１のグループ出力信号線１４は第３層の信号線すなわち列出力信号線１２とアンプ７との間に配置されている。複数の列出力信号線１２と、複数の第１のグループ出力信号線１４とは、方向Ｄ１に延びる。１個の第２のグループ出力信号線１６は、方向Ｄ２に延びる。

第１層の信号線すなわち第２のグループ出力信号線１６は、アンプ７に接続されている。第ｎ層の信号線すなわち列出力信号線１２は、第ｎ層のスイッチアレイ１１０に接続されている。第ｎ層のスイッチアレイ１１０が有する複数の列選択スイッチ１１のそれぞれは、列回路５に接続されている。

列選択スイッチ１１は、トランジスタである。列選択スイッチ１１は、第１の端子と、第２の端子と、ゲートとを有する。列選択スイッチ１１の第１の端子と第２の端子とは、ソースまたはドレインである。列選択スイッチ１１の第１の端子は、列回路５に接続されている。列選択スイッチ１１の第２の端子は、列出力信号線１２に接続されている。４個の列選択スイッチ１１が１個の列出力信号線１２に接続されている。列選択スイッチ１１のゲートに入力される制御信号ＣＳＥＬ［０］〜ＣＳＥＬ［１５］に基づいて、列選択スイッチ１１はオンまたはオフになる。制御信号ＣＳＥＬ［０］〜ＣＳＥＬ［１５］は、水平走査回路４から出力される。

第１のグループ選択スイッチ１３は、トランジスタである。第１のグループ選択スイッチ１３は、第１の端子と、第２の端子と、ゲートとを有する。第１のグループ選択スイッチ１３の第１の端子と第２の端子とは、ソースまたはドレインである。第１のグループ選択スイッチ１３の第１の端子は、列出力信号線１２に接続されている。第１のグループ選択スイッチ１３の第２の端子は、第１のグループ出力信号線１４に接続されている。２個の第１のグループ選択スイッチ１３が１個の第１のグループ出力信号線１４に接続されている。第１のグループ選択スイッチ１３のゲートに入力される制御信号ＧＳＥＬ［０］〜ＧＳＥＬ［３］に基づいて、第１のグループ選択スイッチ１３はオンまたはオフになる。制御信号ＧＳＥＬ［０］〜ＧＳＥＬ［３］は、水平走査回路４から出力される。

それぞれの第１のグループ選択スイッチ１３は、４個の列選択スイッチ１１に対応する。つまり、それぞれの第１のグループ選択スイッチ１３は、４個の列選択スイッチ１１が接続された列出力信号線１２に接続されている。４個の列選択スイッチ１１が１個のグループを構成する。

第２のグループ選択スイッチ１５は、トランジスタである。第２のグループ選択スイッチ１５は、第１の端子と、第２の端子と、ゲートとを有する。第２のグループ選択スイッチ１５の第１の端子と第２の端子とは、ソースまたはドレインである。第２のグループ選択スイッチ１５の第１の端子は、第１のグループ出力信号線１４に接続されている。第２のグループ選択スイッチ１５の第２の端子は、第２のグループ出力信号線１６に接続されている。第２のグループ選択スイッチ１５のゲートに入力される制御信号ＬＳＥＬ，ＲＳＥＬに基づいて、第２のグループ選択スイッチ１５はオンまたはオフになる。制御信号ＬＳＥＬ，ＲＳＥＬは、水平走査回路４から出力される。

それぞれの第２のグループ選択スイッチ１５は、２個の第１のグループ選択スイッチ１３に対応する。つまり、それぞれの第２のグループ選択スイッチ１５は、２個の第１のグループ選択スイッチ１３が接続された第１のグループ出力信号線１４に接続されている。２個の第１のグループ選択スイッチ１３が１個のグループを構成する。

第ｉ層のスイッチアレイが有する複数のスイッチのそれぞれは、第（ｉ＋１）層のスイッチアレイが有する複数のスイッチの２個以上と第（ｉ＋１）層の信号線で接続されている。第（ｉ＋１）層の信号線は、第１の方向に沿って配置されている。第１の方向は方向Ｄ１である。具体的には、第１層のスイッチアレイ１５０が有する複数の第２のグループ選択スイッチ１５のそれぞれは、第２層のスイッチアレイ１３０が有する複数の第１のグループ選択スイッチ１３の２個以上と第２層の信号線すなわち第１のグループ出力信号線１４で接続されている。第２層のスイッチアレイ１３０が有する複数の第１のグループ選択スイッチ１３のそれぞれは、第３層のスイッチアレイ１１０が有する複数の列選択スイッチ１１の２個以上と第３層の信号線すなわち列出力信号線１２で接続されている。

方向Ｄ１における基準線Ｌ１と第１のスイッチとの第１の距離は、方向Ｄ１における基準線Ｌ１と第２のスイッチとの第２の距離よりも小さい。基準線Ｌ１は、複数の画素２の配列の中心Ｃ１を通り、かつ、方向Ｄ１に垂直な第２の方向すなわち方向Ｄ２に延びる直線である。第１のスイッチは、第１層のスイッチアレイ１５０が有する複数の第２のグループ選択スイッチ１５のうち基準線Ｌ１から方向Ｄ１に最も遠く離れたスイッチである。第２のスイッチは、第２層のスイッチアレイ１３０が有する複数の第１のグループ選択スイッチ１３のうち基準線Ｌ１から方向Ｄ１に最も遠く離れたスイッチである。図２では、第１のスイッチは、制御信号ＲＳＥＬが入力される第２のグループ選択スイッチ１５である。図２では、第２のスイッチは、制御信号ＧＳＥＬ［３］が入力される第１のグループ選択スイッチ１３である。

第３の方向における基準線Ｌ１と第３のスイッチとの第３の距離は、第３の方向における基準線Ｌ１と第４のスイッチとの第４の距離よりも小さい。第３の方向は第１の方向と反対の方向すなわち方向Ｄ３である。第３のスイッチは、第１層のスイッチアレイ１５０が有する複数の第２のグループ選択スイッチ１５のうち基準線Ｌ１から方向Ｄ３に最も遠く離れたスイッチである。第４のスイッチは、第２層のスイッチアレイ１３０が有する複数の第１のグループ選択スイッチ１３のうち基準線Ｌ１から方向Ｄ３に最も遠く離れたスイッチである。図２では、第３のスイッチは、制御信号ＬＳＥＬが入力される第２のグループ選択スイッチ１５である。図２では、第４のスイッチは、制御信号ＧＳＥＬ［０］が入力される第１のグループ選択スイッチ１３である。

方向Ｄ１における基準線Ｌ１とアンプ７との第５の距離は、方向Ｄ１における基準線Ｌ１と第５のスイッチとの第６の距離よりも小さい。第５のスイッチは、第１層のスイッチアレイ１５０が有する複数の第２のグループ選択スイッチ１５のうち基準線Ｌ１に最も近いスイッチである。図２では、第５のスイッチは、２個の第２のグループ選択スイッチ１５のいずれか１個である。

第２層の信号線は、２個の信号線を含む。基準線Ｌ１は、第２層の２個の信号線の間を通る。つまり、第２層の信号線は、基準線Ｌ１と交差しない。図２では、第２層の信号線は、２個の第１のグループ出力信号線１４を含む。基準線Ｌ１は、２個の第１のグループ出力信号線１４の間を通る。このため、第１のグループ出力信号線１４は、図８に示す水平信号線３７よりも短い。

第３層から第ｎ層の信号線は、２個の信号線を含む。基準線Ｌ１は、第３層から第ｎ層のそれぞれの２個の信号線の間を通ってもよい。つまり、第３層から第ｎ層の信号線は、基準線Ｌ１と交差しなくてもよい。図２では、第３層の信号線は、基準線Ｌ１に近い２個の列出力信号線１２を含む。基準線Ｌ１は、２個の列出力信号線１２の間を通る。

方向Ｄ１における基準線Ｌ１と第６のスイッチとの第７の距離は、方向Ｄ１における基準線Ｌ１と第７のスイッチとの第８の距離よりも小さい。第６のスイッチは、第ｊ層のスイッチアレイが有する複数のスイッチのうち基準線Ｌ１から方向Ｄ１に最も遠く離れたスイッチである。ｊは、２以上かつｎ未満の整数である。第７のスイッチは、第（ｊ＋１）層のスイッチアレイが有する複数のスイッチのうち基準線Ｌ１から方向Ｄ１に最も遠く離れたスイッチである。図２では、第６のスイッチは、第２層のスイッチアレイ１３０が有する複数の第１のグループ選択スイッチ１３のうち基準線Ｌ１から方向Ｄ１に最も遠く離れたスイッチである。つまり、第６のスイッチは、制御信号ＧＳＥＬ［３］が入力される第１のグループ選択スイッチ１３である。図２では、第７のスイッチは、第３層のスイッチアレイ１１０が有する複数の列選択スイッチ１１のうち基準線Ｌ１から方向Ｄ１に最も遠く離れたスイッチである。つまり、第７のスイッチは、制御信号ＣＳＥＬ［１５］が入力される列選択スイッチ１１である。

方向Ｄ３における基準線Ｌ１と第８のスイッチとの第９の距離は、方向Ｄ３における基準線Ｌ１と第９のスイッチとの第１０の距離よりも小さい。第８のスイッチは、第ｊ層のスイッチアレイが有する複数のスイッチのうち基準線Ｌ１から方向Ｄ３に最も遠く離れたスイッチである。第９のスイッチは、第（ｊ＋１）層のスイッチアレイが有する複数のスイッチのうち基準線Ｌ１から方向Ｄ３に最も遠く離れたスイッチである。図２では、第８のスイッチは、第２層のスイッチアレイ１３０が有する複数の第１のグループ選択スイッチ１３のうち基準線Ｌ１から方向Ｄ３に最も遠く離れたスイッチである。つまり、第８のスイッチは、制御信号ＧＳＥＬ［０］が入力される第１のグループ選択スイッチ１３である。図２では、第９のスイッチは、第３層のスイッチアレイ１１０が有する複数の列選択スイッチ１１のうち基準線Ｌ１から方向Ｄ３に最も遠く離れたスイッチである。つまり、第９のスイッチは、制御信号ＣＳＥＬ［０］が入力される列選択スイッチ１１である。

アンプ７は、基準線Ｌ１の近傍に配置されている。つまり、方向Ｄ１におけるアンプ７の位置は、方向Ｄ１における複数の画素２の中心とほぼ同一である。第１から第６の距離の関係により、第２のグループ出力信号線１６の長さが最短になりうる。この結果、図８に示す水平信号線３７と比較して、第１のグループ出力信号線１４の長さは略半分である。

信号線と半導体基板との間に生じる寄生容量は、一般的に半導体基板に対向する信号線の面積に比例することが知られている。第１のグループ出力信号線１４が短いため、寄生容量と抵抗とが低減される。このため、半導体装置１００は、画素信号をより高速に読み出すことができる。

第７から第１０の距離の関係は任意であってもよい。しかし、上記の第７から第１０の距離の関係が満たされることにより、第１のグループ出力信号線１４がより短くなる。このため、寄生容量と抵抗とがさらに低減される。この結果、半導体装置１００は、画素信号をより高速に読み出すことができる。

図３は、画素２の構成を示している。図３に示すように、画素２は、光電変換素子１０１と、転送トランジスタ１０２と、リセットトランジスタ１０３と、選択トランジスタ１０４と、増幅トランジスタ１０５と、フローティングディフュージョン（ＦＤ）１０６とを有する。

光電変換素子１０１は、第１の端子と第２の端子とを有する。光電変換素子１０１の第１の端子はグランドに接続されている。転送トランジスタ１０２は、第１の端子と、第２の端子と、ゲートとを有する。転送トランジスタ１０２の第１の端子と第２の端子とは、ソースまたはドレインである。転送トランジスタ１０２の第１の端子は、光電変換素子１０１の第２の端子に接続されている。転送トランジスタ１０２のゲートは、垂直走査回路３に接続されており、転送パルスＴＸが供給される。

ＦＤ１０６は、第１の端子と第２の端子とを有する。ＦＤ１０６の第１の端子は、転送トランジスタ１０２の第２の端子に接続されている。ＦＤ１０６の第２の端子はグランドに接続されている。リセットトランジスタ１０３は、第１の端子と、第２の端子と、ゲートとを有する。リセットトランジスタ１０３の第１の端子と第２の端子とは、ソースまたはドレインである。リセットトランジスタ１０３の第１の端子は、電源電圧ＶＤＤに接続されている。リセットトランジスタ１０３の第２の端子は、転送トランジスタ１０２の第２の端子に接続されている。リセットトランジスタ１０３のゲートは、垂直走査回路３に接続されており、リセットパルスＲＳＴが供給される。

増幅トランジスタ１０５は、第１の端子と、第２の端子と、ゲートとを有する。増幅トランジスタ１０５の第１の端子と第２の端子とは、ソースまたはドレインである。増幅トランジスタ１０５の第１の端子は、電源電圧ＶＤＤに接続されている。増幅トランジスタ１０５の入力部であるゲートは、転送トランジスタ１０２の第２の端子に接続されている。

選択トランジスタ１０４は、第１の端子と、第２の端子と、ゲートとを有する。選択トランジスタ１０４の第１の端子と第２の端子とは、ソースまたはドレインである。選択トランジスタ１０４の第１の端子は増幅トランジスタ１０５の第２の端子に接続されている。選択トランジスタ１０４の第２の端子は、垂直信号線１０７に接続されている。選択トランジスタ１０４のゲートは、垂直走査回路３に接続されており、選択パルスＳＥＬが供給される。

例えば、光電変換素子１０１はフォトダイオードである。光電変換素子１０１は、画素２に入射した光に基づく電荷を生成（発生）し、かつ、生成（発生）した電荷を保持（蓄積）する。転送トランジスタ１０２は、光電変換素子１０１に蓄積された電荷をＦＤ１０６に転送する。転送トランジスタ１０２のオン／オフは、垂直走査回路３からの転送パルスＴＸによって制御される。ＦＤ１０６は、光電変換素子１０１から転送された電荷を一時的に保持（蓄積）する容量である。

リセットトランジスタ１０３は、ＦＤ１０６をリセットする。リセットトランジスタ１０３のオン／オフは、垂直走査回路３からのリセットパルスＲＳＴによって制御される。リセットトランジスタ１０３と転送トランジスタ１０２とが同時にオンになることによって、光電変換素子１０１がリセットされてもよい。ＦＤ１０６と光電変換素子１０１とのリセットは、ＦＤ１０６と光電変換素子１０１とに蓄積されている電荷量を制御してＦＤ１０６と光電変換素子１０１との状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。

増幅トランジスタ１０５は、ゲートに入力される信号を増幅した増幅信号を第２の端子から出力する。増幅トランジスタ１０５のゲートに入力される信号は、ＦＤ１０６に蓄積されている電荷に基づく。増幅トランジスタ１０５と、列回路５に配置された負荷とによりソースフォロワ回路が構成される。

図４は、画素２の動作を示している。図４では、リセットパルスＲＳＴと、転送パルスＴＸと、選択パルスＳＥＬと、読み出された画素信号Ｒｅａｄｏｕｔとが示されている。図４において、横方向は時間を示し、縦方向は電圧を示している。

リセットパルスＲＳＴがＬｏｗレベルからＨｉｇｈレベルに変化することにより、リセットトランジスタ１０３がオンになる。同時に、選択パルスＳＥＬがＬｏｗレベルからＨｉｇｈレベルに変化することにより、選択トランジスタ１０４がオンになる。これによって、第２の画素信号が垂直信号線１０７に出力される。垂直信号線１０７に出力された第２の画素信号は、列回路５によって保持される。

リセットパルスＲＳＴがＨｉｇｈレベルからＬｏｗレベルに変化することにより、リセットトランジスタ１０３がオフになる。その後、転送パルスＴＸがＬｏｗレベルからＨｉｇｈレベルに変化することにより、転送トランジスタ１０２がオンになる。これによって、光電変換素子１０１に蓄積された電荷がＦＤ１０６に転送される。このとき、第１の画素信号が垂直信号線１０７に出力される。垂直信号線１０７に出力された第１の画素信号は、列回路５によって保持される。列回路５は、第１の画素信号と第２の画素信号との差に対応する信号を出力する。

転送パルスＴＸがＨｉｇｈレベルからＬｏｗレベルに変化することにより、転送トランジスタ１０２がオフになる。さらに、選択パルスＳＥＬがＨｉｇｈレベルからＬｏｗレベルに変化することにより、選択トランジスタ１０４がオフになる。上記の動作が行われることにより、画素２から第１の画素信号と第２の画素信号とが出力される。

図５は、列選択スイッチ部６の動作を示している。図５では、制御信号ＬＳＥＬ，ＲＳＥＬと、制御信号ＧＳＥＬ［０］〜ＧＳＥＬ［３］と、制御信号ＣＳＥＬ［０］〜ＣＳＥＬ［１５］とが示されている。図５において、横方向は時間を示し、縦方向は電圧を示している。

制御信号ＬＳＥＬと、制御信号ＧＳＥＬ［０］と、制御信号ＣＳＥＬ［０］とが同時にＬｏｗレベルからＨｉｇｈレベルに変化する。これによって、左端の第２のグループ選択スイッチ１５と、左端の第１のグループ選択スイッチ１３と、左端の列選択スイッチ１１とが同時にオンになる。この結果、１つの列回路５からの信号がアンプ７に出力される。その後、制御信号ＣＳＥＬ［０］がＨｉｇｈレベルからＬｏｗレベルに変化することにより、列選択スイッチ１１がオフになる。

同様に、制御信号ＣＳＥＬ［１］〜ＣＳＥＬ［３］が順次パルス状に変化する。これによって、左から右に向かって列選択スイッチ１１が順次オンになる。この結果、３つの列回路５からの信号がアンプ７に順次出力される。制御信号ＣＳＥＬ［３］がＨｉｇｈレベルからＬｏｗレベルに変化するタイミングで制御信号ＧＳＥＬ［０］がＨｉｇｈレベルからＬｏｗレベルに変化することにより、第１のグループ選択スイッチ１３がオフになる。これによって、１つのグループを構成する４つの列選択スイッチ１１を介した画素信号の読み出しが終了する。

その後、制御信号ＧＳＥＬ［１］がＬｏｗレベルからＨｉｇｈレベルに変化することにより、左から２番目の第１のグループ選択スイッチ１３がオンになる。第１のグループ選択スイッチ１３がオンである間、制御信号ＣＳＥＬ［４］〜ＣＳＥＬ［７］が順次パルス状に変化する。これによって、左から右に向かって列選択スイッチ１１が順次オンになる。この結果、４つの列回路５からの信号がアンプ７に順次出力される。制御信号ＣＳＥＬ［７］がＨｉｇｈレベルからＬｏｗレベルに変化するタイミングで制御信号ＧＳＥＬ［１］がＨｉｇｈレベルからＬｏｗレベルに変化することにより、第１のグループ選択スイッチ１３がオフになる。これによって、１つのグループを構成する４つの列選択スイッチ１１を介した画素信号の読み出しが終了する。

制御信号ＣＳＥＬ［７］と制御信号ＧＳＥＬ［１］とがＨｉｇｈレベルからＬｏｗレベルに変化するタイミングで制御信号ＬＳＥＬがオフになることにより、左端の第２のグループ選択スイッチ１５がオフになる。同時に、制御信号ＲＳＥＬがオンになることにより、右端の第２のグループ選択スイッチ１５がオンになる。同時に、制御信号ＧＳＥＬ［２］がＬｏｗレベルからＨｉｇｈレベルに変化することにより、左から３番目の第１のグループ選択スイッチ１３がオンになる。第１のグループ選択スイッチ１３がオンである間、制御信号ＣＳＥＬ［８］〜ＣＳＥＬ［１１］が順次パルス状に変化する。これによって、左から右に向かって列選択スイッチ１１が順次オンになる。この結果、４つの列回路５からの信号がアンプ７に順次出力される。制御信号ＣＳＥＬ［１１］がＨｉｇｈレベルからＬｏｗレベルに変化するタイミングで制御信号ＧＳＥＬ［２］がＨｉｇｈレベルからＬｏｗレベルに変化することにより、第１のグループ選択スイッチ１３がオフになる。これによって、１つのグループを構成する４つの列選択スイッチ１１を介した画素信号の読み出しが終了する。

その後、制御信号ＧＳＥＬ［３］がＬｏｗレベルからＨｉｇｈレベルに変化することにより、右端の第１のグループ選択スイッチ１３がオンになる。第１のグループ選択スイッチ１３がオンである間、制御信号ＣＳＥＬ［１２］〜ＣＳＥＬ［１５］が順次パルス状に変化する。これによって、左から右に向かって列選択スイッチ１１が順次オンになる。この結果、４つの列回路５からの信号がアンプ７に順次出力される。制御信号ＣＳＥＬ［１５］がＨｉｇｈレベルからＬｏｗレベルに変化するタイミングで制御信号ＧＳＥＬ［３］がＨｉｇｈレベルからＬｏｗレベルに変化することにより、第１のグループ選択スイッチ１３がオフになる。これによって、１つのグループを構成する４つの列選択スイッチ１１を介した画素信号の読み出しが終了する。

上記のように各スイッチの状態が変化することにより、複数の列回路５から１列毎に信号が順次読み出される。

第１層の信号線の第１の幅は、第２層の信号線の第２の幅よりも小さくてもよい。つまり、第２のグループ出力信号線１６の第１の幅は、第１のグループ出力信号線１４の第２の幅よりも小さくてもよい。信号配線と半導体基板との間に生じる寄生容量の値は、信号線の長さと幅との積に比例する。信号線の幅が小さくなることにより、さらに寄生容量が低減される。しかし、信号線の幅が小さくなることにより、抵抗値が増加する。抵抗値の増加により、読み出し速度が低下する。第２のグループ出力信号線１６は、複数の列出力信号線１２および複数の第１のグループ出力信号線１４よりも短い。このため、第２のグループ出力信号線１６の幅が小さい場合でも、列回路５とアンプ７との間に形成される抵抗の増大は抑制される。

（第１の変形例）
図６は、第１の変形例の列選択スイッチ部６ａの構成を示している。図６に示すように、列選択スイッチ部６ａは、複数の列選択スイッチ１１と、複数の列出力信号線１２と、複数の第１のグループ選択スイッチ１３と、複数の第１のグループ出力信号線１４と、複数の第２のグループ選択スイッチ１５と、１個の第２のグループ出力信号線１６とを有する。

図６に示す構成について、図２に示す構成と異なる点を説明する。図２では、第１のグループ選択スイッチ１３が列出力信号線１２の左端に接続されている。図６では、第１のグループ選択スイッチ１３が列出力信号線１２の中央に接続されている。このため、図６における第１のグループ出力信号線１４は、図２における第１のグループ出力信号線１４よりも長い。しかし、第１のグループ出力信号線１４の長さに対して列出力信号線１２の長さは十分小さい。このため、図６における第１のグループ出力信号線１４の長さの増加は小さい。したがって、図２に示す構成と比較して、第１のグループ出力信号線１４の寄生容量と抵抗との増加は小さい。

上記以外の点については、図６に示す構成は、図２に示す構成と同様である。

（第２の変形例）
図７は、第２の変形例の列選択スイッチ部６ｂの構成を示している。図７に示すように、列選択スイッチ部６ｂは、複数の列選択スイッチ１１と、複数の列出力信号線１２と、複数の第２のグループ選択スイッチ１５と、１個の第２のグループ出力信号線１６とを有する。

図７に示す構成について、図２に示す構成と異なる点を説明する。図７では、複数の第１のグループ選択スイッチ１３と複数の第１のグループ出力信号線１４とが配置されていない。第２のグループ選択スイッチ１５の第１の端子は、列出力信号線１２に接続されている。

第２の変形例の半導体装置１００は、複数のスイッチを有する第１層から第２層のスイッチアレイ１１０，１５０と、第１層から第２層の信号線とを有する。第１層のスイッチアレイ１５０は第２層のスイッチアレイ１１０とアンプ７との間に配置されている。第１層の信号線は、第２のグループ出力信号線１６である。第２層の信号線は、列出力信号線１２である。第１層のスイッチアレイ１５０が有する複数の第２のグループ選択スイッチ１５のそれぞれは、第２層のスイッチアレイ１１０が有する複数の列選択スイッチ１１の２個以上と第２層の信号線すなわち列出力信号線１２で接続されている。

基準線Ｌ１と第１のスイッチとの第１の距離は、方向Ｄ１における基準線Ｌ１と第２のスイッチとの第２の距離よりも小さい。第１のスイッチは、第１層のスイッチアレイ１５０が有する複数の第２のグループ選択スイッチ１５のうち基準線Ｌ１から方向Ｄ１に最も遠く離れたスイッチである。第２のスイッチは、第２層のスイッチアレイ１１０が有する複数の列選択スイッチ１１のうち基準線Ｌ１から方向Ｄ１に最も遠く離れたスイッチである。図７では、第１のスイッチは、制御信号ＲＳＥＬが入力される第２のグループ選択スイッチ１５である。図７では、第２のスイッチは、制御信号ＣＳＥＬ［１５］が入力される列選択スイッチ１１である。

方向Ｄ３における基準線Ｌ１と第３のスイッチとの第３の距離は、方向Ｄ３における基準線Ｌ１と第４のスイッチとの第４の距離よりも小さい。第３のスイッチは、第１層のスイッチアレイ１５０が有する複数の第２のグループ選択スイッチ１５のうち基準線Ｌ１から方向Ｄ３に最も遠く離れたスイッチである。第４のスイッチは、第２層のスイッチアレイ１１０が有する複数の列選択スイッチ１１のうち基準線Ｌ１から方向Ｄ３に最も遠く離れたスイッチである。図７では、第３のスイッチは、制御信号ＬＳＥＬが入力される第２のグループ選択スイッチ１５である。図７では、第４のスイッチは、制御信号ＣＳＥＬ［０］が入力される列選択スイッチ１１である。

上記以外の点については、図７に示す構成は、図２に示す構成と同様である。

本発明の実施形態によれば、半導体装置１００は、画素アレイ１と、複数の列回路５と、アンプ７と、第１層から第ｎ層のスイッチアレイ１１０，１３０，１５０と、第１層から第ｎ層の信号線（列出力信号線１２、第１のグループ出力信号線１４、および第２のグループ出力信号線１６）とを有する。

本発明の各態様の半導体装置は、垂直走査回路３と水平走査回路４との少なくとも一方を有していなくてもよい。例えば、垂直走査回路３と水平走査回路４とが、画素アレイ１と、列回路５と、列選択スイッチ部６と、アンプ７とが配置された半導体基板と異なる基板に配置されてもよい。

本発明の実施形態では、２層または３層のスイッチアレイと２層または３層の信号線とを有する半導体装置１００について説明した。本発明の各態様の半導体装置は、４層以上のスイッチアレイと４層以上の信号線とを有していてもよい。

本発明の実施形態では、方向Ｄ１における基準線Ｌ１と右端の第２のグループ選択スイッチ１５との第１の距離は、方向Ｄ１における基準線Ｌ１と右端の第１のグループ選択スイッチ１３との第２の距離よりも小さい。方向Ｄ３における基準線Ｌ１と左端の第２のグループ選択スイッチ１５との第３の距離は、方向Ｄ３における基準線Ｌ１と左端の第１のグループ選択スイッチ１３との第４の距離よりも小さい。第１の方向における基準線Ｌ１とアンプ７との第５の距離は、第１の方向における基準線Ｌ１と第２のグループ選択スイッチ１５との第６の距離よりも小さい。基準線Ｌ１は、第２層の２個の第１のグループ出力信号線１４の間を通る。このため、信号線の寄生容量と抵抗とが低減される。したがって、画素信号をより高速に読み出すことができる。

方向Ｄ１における基準線Ｌ１と右端の第１のグループ選択スイッチ１３との第７の距離は、方向Ｄ１における基準線Ｌ１と右端の列選択スイッチ１１との第８の距離よりも小さい。方向Ｄ３における基準線Ｌ１と左端の第１のグループ選択スイッチ１３との第９の距離は、方向Ｄ３における基準線Ｌ１と左端の列選択スイッチ１１との第１０の距離よりも小さい。このため、信号線の寄生容量と抵抗とがより低減される。したがって、画素信号をより高速に読み出すことができる。

第２のグループ出力信号線１６の第１の幅は、第１のグループ出力信号線１４の第２の幅よりも小さくてもよい。これによって、さらに寄生容量が低減される。第２のグループ出力信号線１６は短い。このため、第２のグループ出力信号線１６の幅が小さくなることにより列回路５とアンプ７との間に形成される抵抗の増大は抑制される。

以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。

本発明の各実施形態によれば、画素信号をより高速に読み出すことができる。

１画素アレイ
２画素
３垂直走査回路
４水平走査回路
５列回路
６，６ａ，６ｂ列選択スイッチ部
７アンプ
１１列選択スイッチ
１２列出力信号線
１３第１のグループ選択スイッチ
１４第１のグループ出力信号線
１５第２のグループ選択スイッチ
１６第２のグループ出力信号線
１００半導体装置
１１０，１３０，１５０スイッチアレイ

Claims

行列状に配置された複数の画素を有し、前記複数の画素は画素信号を出力する画素アレイと、
前記複数の画素の列に対応して配置され、前記画素信号を処理する複数の列回路と、
前記複数の列回路から出力された信号を増幅するアンプと、
複数のスイッチを有する第１層から第ｎ層のスイッチアレイと、
前記第１層から前記第ｎ層の信号線と、
を有し、
前記ｎは２以上の整数であり、
前記第ｉ層の前記スイッチアレイは第（ｉ＋１）層の前記スイッチアレイと前記アンプとの間に配置され、前記ｉは、１以上かつｎ未満の整数であり、
前記第１層の前記信号線は、前記アンプに接続され、
前記第ｎ層の前記信号線は、前記第ｎ層の前記スイッチアレイに接続され、
前記第ｎ層の前記スイッチアレイが有する複数の前記スイッチのそれぞれは、前記列回路に接続され、
前記第ｉ層の前記スイッチアレイが有する複数の前記スイッチのそれぞれは、前記第（ｉ＋１）層の前記スイッチアレイが有する複数の前記スイッチの２個以上と前記第（ｉ＋１）層の前記信号線で接続され、前記第（ｉ＋１）層の前記信号線は、第１の方向に沿って配置され、前記第１の方向は行方向であり、
前記第１の方向における基準線と第１のスイッチとの第１の距離は、前記第１の方向における前記基準線と第２のスイッチとの第２の距離よりも小さく、前記基準線は、前記複数の画素の配列の中心を通り、かつ、前記第１の方向に垂直な第２の方向に延びる直線であり、
前記第１のスイッチは、前記第１層の前記スイッチアレイが有する複数の前記スイッチのうち前記基準線から前記第１の方向に最も遠く離れた前記スイッチであり、
前記第２のスイッチは、第２層の前記スイッチアレイが有する複数の前記スイッチのうち前記基準線から前記第１の方向に最も遠く離れた前記スイッチであり、
第３の方向における前記基準線と第３のスイッチとの第３の距離は、前記第３の方向における前記基準線と第４のスイッチとの第４の距離よりも小さく、前記第３の方向は前記第１の方向と反対の方向であり、
前記第３のスイッチは、前記第１層の前記スイッチアレイが有する複数の前記スイッチのうち前記基準線から前記第３の方向に最も遠く離れた前記スイッチであり、
前記第４のスイッチは、前記第２層の前記スイッチアレイが有する複数の前記スイッチのうち前記基準線から前記第３の方向に最も遠く離れた前記スイッチであり、
前記第１の方向における前記基準線と前記アンプとの第５の距離は、前記第１の方向における前記基準線と第５のスイッチとの第６の距離よりも小さく、
前記第５のスイッチは、前記第１層の前記スイッチアレイが有する複数の前記スイッチのうち前記基準線に最も近いスイッチであり、
前記第２層の前記信号線は、２個の前記信号線を含み、前記基準線は、前記第２層の前記２個の前記信号線の間を通る
半導体装置。
前記第１の方向における前記基準線と第６のスイッチとの第７の距離は、前記第１の方向における前記基準線と第７のスイッチとの第８の距離よりも小さく、
前記第６のスイッチは、第ｊ層の前記スイッチアレイが有する複数の前記スイッチのうち前記基準線から前記第１の方向に最も遠く離れた前記スイッチであり、前記ｊは、２以上かつｎ未満の整数であり、
前記第７のスイッチは、第（ｊ＋１）層の前記スイッチアレイが有する複数の前記スイッチのうち前記基準線から前記第１の方向に最も遠く離れた前記スイッチであり、
前記第３の方向における前記基準線と第８のスイッチとの第９の距離は、前記第３の方向における前記基準線と第９のスイッチとの第１０の距離よりも小さく、
前記第８のスイッチは、前記第ｊ層の前記スイッチアレイが有する複数の前記スイッチのうち前記基準線から前記第３の方向に最も遠く離れた前記スイッチであり、
前記第９のスイッチは、前記第（ｊ＋１）層の前記スイッチアレイが有する複数の前記スイッチのうち前記基準線から前記第３の方向に最も遠く離れた前記スイッチである
請求項１に記載の半導体装置。
前記第１層の前記信号線の第１の幅は、前記第２層の前記信号線の第２の幅よりも小さい
請求項１に記載の半導体装置。
前記複数の画素は、入射する光の量に応じた第１の画素信号を出力し、
前記複数の列回路は、前記第１の画素信号を保持する
請求項１に記載の半導体装置。
前記複数の画素はさらに、前記複数の画素がリセットされたときの第２の画素信号を出力し、
前記複数の列回路はさらに、前記第２の画素信号を保持し、
前記複数の列回路はさらに、前記第１の画素信号と前記第２の画素信号との差に対応する信号を出力する
請求項４に記載の半導体装置。