JPWO2016132594A1 - ヘテロ接合バイポーラトランジスタ - Google Patents

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Abstract

プロセス制御性の低下及び製造コストの上昇を抑制することが可能な、高性能なＨＢＴを実現する。ＧａＡｓ基板上にエミッタ層、ベース層、及びコレクタ層を有するヘテロ接合バイポーラトランジスタであって、エミッタ層が、ＩｎＧａＰからなり、ベース層が、ＧａＡｓと略格子整合する組成を有するＧａＡｓＰＢｉからなる。

Description

本発明は、ヘテロ接合バイポーラトランジスタに関する。
携帯電話等の移動体通信端末における主要な部品の一つに、パワーアンプ（電力増幅器）がある。そして、パワーアンプ用の半導体デバイスとして、効率及び線形性が高く、電流駆動能力に優れたヘテロ接合バイポーラトランジスタ（ＨＢＴ：Heterojunction Bipolar Transistor）が一般的に用いられている。
移動体通信端末は、主に民生用であるため、ＨＢＴには低価格化の要求が強く、ＩｎＰ等の高価な基板ではなく、安価なＧａＡｓ基板を用いて製造することが求められる。そのため、ＧａＡｓ基板を用いた高性能のＨＢＴの開発が切望されている。
例えば、特許文献１には、ＨＢＴの高性能化のための技術が開示されている。具体的には、特許文献１には、ベース抵抗の低減及びオフセット電圧（コレクタ電流ＩCが流れ始める電圧ＶCE）の低減に関する技術が開示されている。
特開２００４−７１６６９号公報
ベース抵抗を低減させるためには、ベース層の価電子帯端ＥVのエネルギー準位を上げ、ベース層へのショットキー障壁を低くすることが重要である。また、オフセット電圧を低減させるためには、エミッタ層とベース層の間に生じる伝導帯端ＥCのエネルギー不連続（conduction-band offset）ΔＥＣを小さくすることが重要である。
例えば、特許文献１には、ベース抵抗を低減させるために、ベース層にＧａＡｓＢｉを用いる構成が開示されている。ＧａＡｓＢｉは、ＧａＡｓに比べて価電子帯端ＥＶのエネルギー準位が上るため、ベース層へのショットキー障壁が低くなること、また、正孔の移動度が大きくなることにより、ベース抵抗が低減される。
また、特許文献１には、ベース抵抗及びオフセット電圧の双方を低減させるために、ベース層にＧａＡｓＢｉＮを用い、エミッタ層にＧａＡｓを用いる構成が開示されている。ＧａＡｓは、ＩｎＧａＰに比べて伝導帯端ＥＣのエネルギー準位が下がるためＧａＡｓエミッタ層とＧａＡｓＢｉＮベース層の伝導帯端のエネルギー不連続ΔＥＣが小さくなり、電子に対するエネルギー障壁が下がるため、オフセット電圧も低減される。これにより、ベース抵抗及びオフセット電圧の双方を低減させることが可能であるが、エミッタ層の材料とベース層の材料を同時に変更する必要があることや、エミッタメサエッチングにおいて選択エッチングが使えないこと等のため、プロセス制御性が低下する。
また、特許文献１には、エミッタ層を、ｎ−ＧａＡｓ第１エミッタ層、ｎ−ＩｎＧａＰエッチング停止層、及びｎ−ＧａＡｓ第2エミッタ層の３層構造とする構成も開示されている。しかしながら、この構成の場合、エピタキシャル成長が複雑になるため、ＨＢＴの製造コストが上昇してしまう。
本発明は、上記事情に鑑みてなされたものであり、プロセス制御性の低下及び製造コストの上昇を抑制することが可能な、高性能なＨＢＴを実現することを目的とする。
上記課題を解決するために本発明の一側面に係るヘテロ接合バイポーラトランジスタは、ＧａＡｓ基板上にエミッタ層、ベース層、及びコレクタ層を有するヘテロ接合バイポーラトランジスタであって、エミッタ層が、ＩｎＧａＰからなり、ベース層が、ＧａＡｓと略格子整合する組成を有するＧａＡｓＰＢｉからなる。
本発明によれば、プロセス制御性の低下及び製造コストの上昇を抑制することが可能な、高性能なＨＢＴを実現することができる。
本発明の一実施形態であるＨＢＴ１００Ａの平面図である。 図１に示すＡ−Ａ’におけるＨＢＴ１００Ａの断面図である。 ＧａＡｓ（１−Ｙ−Ｚ）ＰＹＢｉ（Ｚ）の格子定数の、Ｐ及びＢｉの組成への依存性を示すグラフである。 半導体の伝導帯端ＥC及び価電子帯端ＥVのエネルギー準位を示すグラフである。 ＩｎＧａＰエミッタ層、ＧａＡｓベース層、及びＧａＡｓコレクタ層を含む一般的なＨＢＴにおけるエネルギーバンドの模式図である。 エミッタ層５（ｎ型ＩｎＧａＰ）、ＧａＡｓＰＢｉベース層４、及びコレクタ層３（ｎ型ＧａＡｓ）を含むＨＢＴ１００Ａにおけるエネルギーバンドの模式図である。 本発明の他の実施形態であるＨＢＴ１００Ｂの断面図である。 本発明の他の実施形態であるＨＢＴ１００Ｃの断面図である。 本発明の他の実施形態であるＨＢＴ１００Ｄの平面図である。 図９に示すＢ−Ｂ’におけるＨＢＴ１００Ｄの断面図である。 ＨＢＴ１００Ｄの製造プロセスの一部を示す図である。 ＨＢＴ１００Ｄの製造プロセスの一部を示す図である。 ＨＢＴ１００Ｄの製造プロセスの一部を示す図である。 ＨＢＴ１００Ｄの製造プロセスの一部を示す図である。 ＨＢＴ１００Ｄの製造プロセスの一部を示す図である。 ＨＢＴ１００Ｄの製造プロセスの一部を示す図である。 ＨＢＴ１００Ｄの製造プロセスの一部を示す図である。 ＨＢＴ１００Ｄの製造プロセスの一部を示す図である。 ＨＢＴ１００Ｄの製造プロセスの一部を示す図である。 ＨＢＴ１００Ａ〜１００Ｄの何れかを電力増幅素子として用いる電力増幅モジュール３００の構成の一例を示す図である。 電力増幅モジュール３００において、ＨＢＴ１００（ＨＢＴ１００Ａ〜１００Ｄの何れか）が実装された状態の一例を示す断面図である。
以下、図面を参照して本発明の一実施形態について説明する。図１は、本発明の一実施形態であるＨＢＴ１００Ａの平面図である。また、図２は、図１に示すＡ−Ａ’におけるＨＢＴ１００Ａの断面図である。図１及び図２に示すように、ＨＢＴ１００Ａでは、ＧａＡｓ基板１上に、サブコレクタ層２（ｎ型ＧａＡｓ）（例えば、Ｓｉドーピング濃度５×１０１８ｃｍ−３、膜厚０．６μｍ）、コレクタ層３（ｎ型ＧａＡｓ）（例えば、Ｓｉドーピング濃度１×１０１６ｃｍ−３、膜厚１．０μｍ）、ｐ型ＧａＡｓＰＢｉベース層４（例えば、Ｃ濃度２×１０１９ｃｍ−３、膜厚１５０ｎｍ）、エミッタ層５（ｎ型ＩｎＧａＰ）（例えば、ＩｎＰモル比０．４８、Ｓｉドーピング濃度３×１０１７ｃｍ−３、膜厚３０ｎｍ）が積層されている。また、エミッタ層５を介して、ベース電極１０が配置されている。
さらに、エミッタ層５上に、コンタクト層６（ｎ型ＧａＡｓ）（例えば、Ｓｉドーピング濃度５×１０１８ｃｍ−３、膜厚５０ｎｍ）、n型ＩｎＧａＡｓコンタクト層７（例えば、ＩｎＡｓモル比０．５、Ｓｉドーピング濃度１×１０１９ｃｍ−３、膜厚５０ｎｍ）が設けられている。
コンタクト層７上にはエミッタ電極１１が、サブコレクタ層２上にはコレクタ電極９がそれぞれ配置されている。ここで、コレクタ電極９、ベース電極１０、及びエミッタ電極１１の具体例を示す。コレクタ電極９は、例えば、ＡｕＧｅ（例えば、膜厚６０ｎｍ）／Ｎｉ（例えば、膜厚１０ｎｍ）／Ａｕ（例えば、膜厚２００ｎｍ)が積層されてなる。また、ベース電極１０は、例えば、Ｔｉ（例えば、膜厚５０ｎｍ)／Ｐｔ（例えば、膜厚５０ｎｍ）／Ａｕ（例えば、膜厚２００ｎｍ）が積層されてなる。また、エミッタ電極１１は、例えば、ＷＳｉ（例えば、Ｓｉモル比０．３、膜厚０．３μｍ）である。
コレクタ電極９は、コレクタ配線１２を介して図１に示す金属パッド１７と接続される。また、ベース電極１０は、ベース配線１３を介して図１に示す金属パッド１６と接続される。また、エミッタ電極１１は、エミッタ配線１４を介して図１に示す金属パッド１５と接続される。金属パッド１５〜１７は、ＨＢＴ１００Ａの外部との電気的接続のために用いられる。
ＨＢＴ１００Ａにおいて、ベース層４は、ＧａＡｓと略格子整合する組成を有するＧａＡｓＰＢｉにより形成されている。ＧａＡｓと略格子整合するＧａＡｓＰＢｉの組成について説明する。
図３は、ＧａＡｓ（１−Ｙ−Ｚ）ＰＹＢｉ（Ｚ）の格子定数の、Ｐ及びＢｉの組成への依存性を示すグラフである。図３において、縦軸は、Ｐの組成Ｙ、横軸は、Ｂｉの組成Ｚである。また、図３において、Ｙ＝Ｚ＝０の点（左下の原点）は、ＧａＡｓの格子定数５．６５３３Åを示している。図３に示すように、ＧａＡｓ（１−Ｙ−Ｚ）ＰＹＢｉ（Ｚ）の組成を、Ｙ＝３．３×Ｚの関係とすることにより、ＧａＡｓＰＢｉをＧａＡｓに略格子整合させることができる。
なお、ベース層４のＧａＡｓＰＢｉの組成は、厳密に、Ｙ＝３．３×Ｚの関係を満たす必要はなく、ベース層４のＧａＡｓＰＢｉの格子定数と、ＧａＡｓの格子定数との差は、例えば、０．１２％以内とすることができる。０．１２％は、ＧａＡｓと略格子整合する物質として実績のあるＡｌＧａＡｓの格子定数と、ＧａＡｓの格子定数との差である。
このように、ＨＢＴ１００Ａでは、ベース層４は、ＧａＡｓと略格子整合する。従って、ベース層４を、格子歪みを抑えて厚くすることが可能となる。これにより、ベース抵抗を低減させることが可能となる。
さらに、ＨＢＴ１００Ａでは、ベース層４をＧａＡｓＰＢｉとすることにより、オフセット電圧を低減させることができる。その理由について説明する。図４は、半導体の伝導帯端ＥC及び価電子帯端ＥVのエネルギー準位を示すグラフである。図４において、縦軸は、ＧａＡｓの価電子帯端のエネルギーをゼロとした場合の相対値である。また、横軸は、ＧａＡｓと略格子整合するＧａＡｓ（１−Ｙ−Ｚ）ＰＹＢｉ（Ｚ）におけるＢｉの組成Ｚである。図４において、Ｃ１及びＶ１は、それぞれ、ＧａＡｓと略格子整合するＩｎＧａＰの伝導帯端及び価電子帯端のエネルギー準位である。また、Ｃ２及びＶ２は、それぞれ、ＧａＡｓの伝導帯端及び価電子帯端のエネルギー準位である。また、Ｃ３及びＶ３は、それぞれ、ＧａＡｓと略格子整合するＧａＡｓＰＢｉの伝導帯端及び価電子帯端のエネルギー準位である。
図４に示すように、ＧａＡｓＰＢｉの伝導帯端のエネルギー準位（Ｃ３）は、Ｂｉの組成Ｚの増加に伴って高くなる。そして、ＧａＡｓＰＢｉの伝導帯端のエネルギー準位（Ｃ３）は、Ｚ≒０．０７において、ＩｎＧａＰの伝導帯端のエネルギー準位（Ｃ１）に等しくなる。即ち、エミッタ層５がＩｎＧａＰ、ベース層４がＧａＡｓＰＢｉであるＨＢＴ１００Ａでは、Ｂｉの組成Ｚの増加に伴って、伝導帯端のエネルギー不連続ΔＥCが小さくなり、Ｚ≒０．０７で伝導帯端のエネルギー不連続ΔＥCはゼロとなる。これにより、ＨＢＴ１００Ａでは、オフセット電圧を低減させることができる。
また、図４に示すように、ＧａＡｓＰＢｉの価電子帯端のエネルギー準位（Ｖ３）も、Ｂｉの組成Ｚの増加に伴って高くなり、ＧａＡｓの価電子帯端のエネルギー準位（Ｖ２）に比べ高くなる。即ち、エミッタ層５がＩｎＧａＰ、ベース層４がＧａＡｓＰＢｉであるＨＢＴ１００Ａでは、ベース層をＧａＡｓとする場合に比べ、ベース層へのショットキー障壁を低くすることができる。これにより、ベース抵抗を低減させることが可能となる。また、ベース層をＧａＡｓとする場合と比較して、価電子帯端のエネルギー不連続ΔＥVを大きくすることが可能となり、電流増幅率の温度特性を改善することができる。
ＨＢＴ１００Ａにおいて、ベース抵抗及びオフセット電圧の低減が可能であることを、エネルギーバンドの模式図により説明する。図５は、ＩｎＧａＰエミッタ層、ＧａＡｓベース層、及びＧａＡｓコレクタ層を含む一般的なＨＢＴにおけるエネルギーバンドの模式図である。図６は、ＩｎＧａＰエミッタ層５、ＧａＡｓと略格子整合するＢｉ組成Z≒０．０７のＧａＡｓＰＢｉベース層４、及びＧａＡｓコレクタ層３を含むＨＢＴ１００Ａにおけるエネルギーバンドの模式図である。
図５に示すように、一般的なＨＢＴでは、エミッタ層とベース層の間における、伝導帯端のエネルギー不連続となるΔＥＣ＿ｅｂは、約０．１６ｅＶであり、価電子帯端のエネルギー不連続ΔＥＶ＿ｅｂは約０．３３ｅＶである。
図６に示すように、ＨＢＴ１００Ａでは、エミッタ層５とベース層４の間における、伝導帯端エネルギーの不連続ΔＥＣ＿ｅｂは、ほぼゼロである。そのため、ＨＢＴ１００Ａでは、一般的なＨＢＴと比較して、オフセット電圧を低減させることが可能となる。また、ＨＢＴ１００Ａでは、エミッタ層５とベース層４の間における、価電子帯端のエネルギー不連続ΔＥＶ＿ｅｂは、約０．７１ｅＶである。そのため、ＨＢＴ１００Ａでは、一般的なＨＢＴと比較して、ベース抵抗を低減させることが可能となる。また、ＨＢＴ１００Ａでは、電流増幅率の温度特性も改善することが可能となる。なお、図６ではＢｉ組成Ｚ≒０．０７のＧａＡｓＰＢｉベース層を例として説明したがＢｉ組成Ｚは、０＜Ｚ≦０．０７であれば同様の効果があることは、図５からも明らかである。
また、ＨＢＴ１００Ａでは、エミッタ層５として、選択ウェットエッチングが可能なＩｎＧａＰの単層膜が用いられる。従って、ＨＢＴ１００Ａでは、一般的なＨＢＴと比較して、プロセス制御性が低下することがなく、エピタキシャル多層膜構造が複雑になることもない。従って、ＨＢＴ１００Ａによれば、プロセス制御性の低下及び製造コストの上昇を抑制することが可能な、高性能なＨＢＴを実現することが可能となる。
図７は、本発明の他の実施形態であるＨＢＴ１００Ｂの断面図である。なお、平面図は図１と同様であるため省略する。また、図２に示したＨＢＴ１００Ａと同一の構成には、同一の符号を付して説明を省略する。
ＨＢＴ１００Ｂは、ＨＢＴ１００Ａにおけるエミッタ層５及びコンタクト層６の間に、ｎ型ＡｌＧａＡｓエミッタバラスト抵抗層２０（例えば、ＡｌＡｓモル比０．３３、Ｓｉドーピング濃度１×１０１７ｃｍ−３、膜厚１２０ｎｍ）が設けられている点を除き、ＨＢＴ１００Ａと同一の構成を有する。なお、エミッタバラスト抵抗層２０は、単層である必要はなく、２層以上の多層構造であってもよい。
ＨＢＴ１００Ｂでは、ベース層４にＧａＡｓＰＢｉが用いられていることにより、ＨＢＴ１００Ａと同様に、プロセス制御性の低下及び製造コストの上昇を抑制することが可能な、高性能なＨＢＴを実現することが可能となる。また、ＨＢＴ１００Ｂでは、エミッタバラスト抵抗層２０が設けられていることにより、発熱によるコレクタ電流の急激な増加、すなわち熱暴走特性を抑制することができる。
図８は、本発明の他の実施形態であるＨＢＴ１００Ｃの断面図である。なお、平面図は図１と同様であるため省略する。また、図７に示したＨＢＴ１００Ｂと同一の構成には、同一の符号を付して説明を省略する。
ＨＢＴ１００Ｃは、ＨＢＴ１００Ｂにおけるエミッタ層５及びエミッタバラスト抵抗層２０の間に、組成グレーデッド層３０ａ（ｎ型ＡｌＧａＡｓ）（例えば、Ｓｉドーピング濃度１×１０１７ｃｍ−３、膜厚９０ｎｍ）が設けられ、ＨＢＴ１００Ｂにおけるエミッタバラスト抵抗層２０及びコンタクト層６の間に、組成グレーデッド層３０ｂ（ｎ型ＡｌＧａＡｓ）（例えば、Ｓｉドーピング濃度１×１０１７ｃｍ−３、膜厚９０ｎｍ）が設けられている点を除き、ＨＢＴ１００Ｂと同一の構成を有する。
ここで、組成グレーデッド層３０ａは、エミッタ層５及びエミッタバラスト抵抗層２０の間で、ＡｌＡｓモル比を徐々に変化させるために設けられている。例えば、組成グレーデッド層３０ａにおけるＡｌＡｓモル比は、エミッタ層５と接する部分ではゼロ、エミッタバラスト抵抗層２０と接する部分では０．３３であり、その間は直線的に変化する。同様に、組成グレーデッド層３０ｂは、エミッタバラスト抵抗層２０及びコンタクト層６の間で、ＡｌＡｓモル比を徐々に変化させるために設けられている。例えば、組成グレーデッド層３０ｂにおけるＡｌＡｓモル比は、エミッタバラスト抵抗層２０と接する部分では０．３３、コンタクト層６と接する部分ではゼロであり、その間は直線的に変化する。
このようなＨＢＴ１００Ｃにおいても、ベース層４にＧａＡｓＰＢｉが用いられていることにより、ＨＢＴ１００Ａと同様に、プロセス制御性の低下及び製造コストの上昇を抑制することが可能な、高性能なＨＢＴを実現することが可能となる。また、ＨＢＴ１００Ｃでは、エミッタバラスト抵抗層２０及び組成グレーデッド層３０ａ，３０ｂが設けられていることにより、発熱によるコレクタ電流の急激な増加、すなわち熱暴走特性を抑制することができる。
図９は、本発明の他の実施形態であるＨＢＴ１００Ｄの平面図である。また、図１０は図９に示すＢ−Ｂ’におけるＨＢＴ１００Ｄの断面図である。なお、図１に示したＨＢＴ１００Ａと同一の構成には、同一の符号を付して説明を省略する。
ＨＢＴ１００Ｄは、ＨＢＴ１００Ａを単位ＨＢＴとして、複数の単位ＨＢＴが並列接続された構成を有している。ＨＢＴ１００Ｄでは、複数の単位ＨＢＴが並列接続されていることにより、ＨＢＴ１００Ａと同様の効果に加え、大電力を扱うことが可能となる。なお、ＨＢＴ１００Ｂ，１００Ｃについても同様に、並列接続することにより、大電力を扱うことが可能となる。
図１１Ａ〜図１１Ｉを参照して、ＨＢＴ１００Ｄの製造プロセスの一例について説明する。
まず、図１１Ａに示すように、半絶縁性のＧａＡｓ基板１の上に、サブコレクタ層２（ｎ型ＧａＡｓ）（例えば、Ｓｉドーピング濃度５×１０１８ｃｍ−３、膜厚０．６μｍ）、コレクタ層３（ｎ型ＧａＡｓ）（例えば、Ｓｉドーピング濃度１×１０１６ｃｍ−３、膜厚１．０μｍ）３、ｐ型ＧａＡｓ０．７Ｐ０．２３Ｂｉ０．０７ベース層４（例えば、Ｃ濃度２×１０１９ｃｍ−３、膜厚１５０ｎｍ）、エミッタ層５（ｎ型ＩｎＧａＰ）（例えば、ＩｎＰモル比０．４８、Ｓｉドーピング濃度３×１０１７ｃｍ−３、膜厚３０ｎｍ）、コンタクト層６（ｎ型ＧａＡｓ）（例えば、Ｓｉドーピング濃度５×１０１８ｃｍ−３、膜厚５０ｎｍ）、コンタクト層７（ｎ型ＩｎＧａＡｓ）（例えば、ＩｎＡｓモル比０．５、Ｓｉドーピング濃度１×１０１９ｃｍ−３、膜厚５０ｎｍ）を有機金属気相エピタキシー法により積層させる。
次に、図１１Ｂに示すように、高周波スパッタ法を用いて、ＷＳｉ１１（例えば、Ｓｉモル比０．３、膜厚０．３μｍ）をウエハ全面に堆積する。
次に、図１１Ｃに示すように、エミッタ電極１１（ＷＳｉ層）を、フォトリソグラフィー及びＣＦ４を用いたドライエッチングにより加工し、エミッタ電極１１を形成する。
その後、図１１Ｄに示すように、コンタクト層７及びコンタクト層６を所望の形状に加工し、エミッタ領域を形成する。例えば、エミッタ領域は、フォトリソグラフィー及びエッチング液を用いた選択ウェットエッチングにより、コンタクト層７及びコンタクト層６の不要領域を除去することにより形成することができる。エッチング液の組成は、例えば、リン酸：過酸化水素水：水=１：２：４０とすることができる。エッチングの進行に伴いエミッタ層５が露出した時点でエッチングは自動的に停止する。
次に、図１１Ｅに示すように、蒸着・リフトオフ法を用いて、エミッタ層５を貫通してベース層４上に、Ｔｉ（例えば、膜厚５０ｎｍ）／Ｐｔ（例えば、膜厚５０ｎｍ)／Ａｕ（例えば、膜厚２００ｎｍ）からなるベース電極１０を形成する。
そして、図１１Ｆに示すように、フォトリソグラフィー及びウェットエッチングにより、エミッタ層５、ベース層４、及びコレクタ層３の不要領域を除去することにより、サブコレクタ層２を露出させ、ベース領域を形成する。例えば、エミッタ層５をエッチングする場合のエッチング液としては、塩酸を用いることができる。このエッチングは、選択ウエットエッチングであり、エッチングの進行に伴いベース層４が露出した時点でエッチングは自動的に停止する。また、ベース層４及びコレクタ層３をエッチングする場合のエッチング液の組成は、例えば、リン酸：過酸化水素水：水＝１：２：４０とすることができる。
次に、図１１Ｇに示すように、蒸着・リフトオフ法を用いて、コレクタ電極９を形成し、例えば３５０℃にて３０分間アロイを施す。コレクタ電極９は、例えば、ＡｕＧｅ（例えば、膜厚６０ｎｍ）／Ｎｉ（例えば、膜厚１０ｎｍ）／Ａｕ（例えば、膜厚２００ｎｍ）の積層体である。
続いて、図１１Ｈに示すように、ウェットエッチングによりアイソレーション溝８を形成する。エッチング液の組成は、例えば、リン酸：過酸化水素水：水＝１：２：４０とすることができる。
最後に、図１１Ｉに示すように、単位ＨＢＴ間のエミッタ電極１１同士、ベース電極１０同士、コレクタ電極９同士を接続する配線を形成する。
以上、図１１Ａ〜図１１Ｉに示した技術により、ＨＢＴ１００Ｄを製造することができる。なお、ＨＢＴ１００Ａ、ＨＢＴ１００Ｂ及びそれを並列接続した構成、ＨＢＴ１００Ｃ及びそれを並列接続した構成についても、図１１Ａ〜図１１Ｉに示した技術と、必要に応じて追加で一般的な技術とを用いることにより、プロセス制御性の低下及び製造コストの上昇を抑制したプロセスにより、ＨＢＴを製造することができる。
図１２は、ＨＢＴ１００Ａ〜１００Ｄの何れかを電力増幅素子として用いる電力増幅モジュール３００の構成の一例を示す図である。
図１２に示すように、電力増幅モジュール３００は、ＲＦ（Radio Frequency）入力信号が入力される入力端子３１０、入力端子３１０からの入力をインピーダンス整合する整合回路３２０、整合回路３２０からの出力を増幅する増幅回路３３０、増幅回路３３０からの出力をインピーダンス整合する整合回路３４０、整合回路３４０からの出力を増幅する増幅回路３５０、増幅回路３５０からの出力をインピーダンス整合する整合回路３６０、及び整合回路３６０からの出力をＲＦ出力信号として出力する出力端子３７０を有している。
電力増幅モジュール３００では、増幅回路３３０，３５０における電力増幅素子として、ＨＢＴ１００Ａ〜１００Ｄの何れかを用いることができる。なお、図１２には、２段の増幅回路を有する構成を示したが、増幅回路の段数は２段に限られず、１段であってもよいし、３段以上であってもよい。
図１３は、電力増幅モジュール３００において、ＨＢＴ１００（ＨＢＴ１００Ａ〜１００Ｄの何れか）が実装された状態の一例を示す断面図である。図１３に示すように、電力増幅モジュール３００では、実装基板４１０〜４１２が積層されている。そして、実装基板４１１上に、ＨＢＴ１００が形成されている。また、実装基板４１０上には、例えば、整合回路３２０，３４０，３６０に用いられるコンデンサやインダクタ等の受動素子４００，４０１が形成されている。さらに、実装基板４１０〜４１２には、ＨＢＴ１００や受動素子４００，４０１を電気的に接続するための導体層４２０〜４２３が形成されている。
このように、プロセス制御性の低下及び製造コストの上昇を抑制することが可能な、高性能なＨＢＴ１００を用いて、電力増幅モジュール３００を構成することができる。
以上、本発明のいくつかの実施形態について説明した。ＨＢＴ１００Ａ〜１００Ｄによれば、エミッタ層がＩｎＧａＰにより形成され、ベース層がＧａＡｓと略格子整合するＧａＡｓＰＢｉにより形成されている。
これにより、図６に示したように、エミッタ層５とベース層４の間における、伝導帯端エネルギーの不連続ΔＥＣ＿ｅｂを、ほぼゼロとすることができる。そのため、ＨＢＴ１００Ａ〜１００Ｄでは、一般的なＨＢＴと比較して、オフセット電圧を低減させることが可能となる。また、ＨＢＴ１００Ａ〜１００Ｄでは、エミッタ層５とベース層４の間における、価電子帯端のエネルギー不連続ΔＥＶ＿ｅｂを大きくすることができる。そのため、ＨＢＴ１００Ａ〜１００Ｄでは、一般的なＨＢＴと比較して、ベース抵抗を低減させることが可能となる。
また、ＨＢＴ１００Ａ〜１００Ｄでは、エミッタ層５として、選択ウェットエッチングが可能なＩｎＧａＰの単層膜が用いられる。従って、ＨＢＴ１００Ａ〜１００Ｄでは、一般的なＨＢＴと比較して、プロセス制御性が低下することがなく、エピタキシャル多層膜構造が複雑になることもない。従って、ＨＢＴ１００Ａ〜１００Ｄによれば、プロセス制御性の低下及び製造コストの上昇を抑制することが可能な、高性能なＨＢＴを実現することが可能となる。
以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
１ ＧａＡｓ基板
２ サブコレクタ層（ｎ型ＧａＡｓ）
３ ｎ型ＧａＡｓコレクタ層（ｎ型ＧａＡｓ）
４ ｐ型ＧａＡｓＰＢｉベース層
５ エミッタ層（ｎ型ＩｎＧａＰ）
６ コンタクト層（ｎ型ＧａＡｓ）
７ コンタクト層（ｎ型ＩｎＧａＡｓ）
８ アイソレーション溝
９ コレクタ電極
１０ ベース電極
１１ エミッタ電極
１２ コレクタ配線
１３ ベース配線
１４ エミッタ配線
１５〜１７ 金属パッド
１００Ａ〜１００Ｄ ヘテロ接合バイポーラトランジスタ（ＨＢＴ）
２０ エミッタバラスト抵抗層
３０ａ，３０ｂ 組成グレーデッド層
３００ 電力増幅モジュール
３１０ 入力端子
３２０，３４０，３６０ 整合回路
３３０，３５０ 増幅回路
３７０ 出力端子
４００，４０１ 受動素子
４１０〜４１２ 実装基板
４２０〜４２３ 導体層

Claims (7)

  1. ＧａＡｓ基板上にエミッタ層、ベース層、及びコレクタ層を有するヘテロ接合バイポーラトランジスタであって、
    前記エミッタ層が、ＩｎＧａＰからなり、
    前記ベース層が、ＧａＡｓと略格子整合する組成を有するＧａＡｓＰＢｉからなる、
    ヘテロ接合バイポーラトランジスタ。
  2. 請求項１に記載のヘテロ接合バイポーラトランジスタであって、
    前記ベース層のＧａＡｓ（１−Ｙ−Ｚ）Ｐ（Ｙ）Ｂｉ（Ｚ）の組成が、０＜Ｚ≦０．０７である、
    ヘテロ接合バイポーラトランジスタ。
  3. 請求項１または２に記載のヘテロ接合バイポーラトランジスタであって、
    前記ベース層のＧａＡｓＰＢｉの格子定数と、ＧａＡｓの格子定数との差が、０．１２％以内である、
    ヘテロ接合バイポーラトランジスタ。
  4. 請求項１〜３の何れか一項に記載のヘテロ接合バイポーラトランジスタであって、
    エミッタバラスト抵抗層をさらに有する、
    ヘテロ接合バイポーラトランジスタ。
  5. 請求項４に記載のヘテロ接合バイポーラトランジスタであって、
    前記エミッタバラスト抵抗層が、ＡｌＧａＡｓからなる、
    ヘテロ接合バイポーラトランジスタ。
  6. 請求項１〜５の何れか一項に記載のヘテロ接合バイポーラトランジスタが並列接続されて構成された、
    ヘテロ接合バイポーラトランジスタ。
  7. 請求項１〜６の何れか一項に記載のヘテロ接合バイポーラトランジスタを電力増幅素子として備える電力増幅モジュール。
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