JPWO2016132447A1 - 加速度センサ - Google Patents

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Abstract

時分割処理方式に代わる信号検出とサーボ制御との同時動作方式を、製造バラツキの大きいＭＥＭＳプロセスでも実現できる加速度センサを提供する。ＭＥＭＳ静電容量型の加速度センサであり、前記加速度センサは、信号検出用の容量素子と、それらと異なるサーボ制御用の容量素子とを有する。サーボ制御用の容量素子には、信号検出用の容量素子による加速度の検出信号とは逆向きの力を発生させる電圧が印加される。さらに、ＡＳＩＣ側に、前記サーボ制御用の容量素子の容量値のミスマッチを補償する可変容量部を備え、ＡＳＩＣ内で前記容量値ミスマッチに起因するリーク信号を検出し、その検出した結果に基づいて、前記可変容量部の容量値を制御することで、前記容量値ミスマッチの影響を補償し、正常な信号検出／サーボ制御同時動作を行わせる。

Description

本発明は、加速度センサに関し、特に、ＭＥＭＳ（Micro Electro Mechanical Systems）静電容量型の加速度センサに関する。
石油・天然ガスなどを探査する反射法地震探査用センサは、資源が埋蔵されていると予測される地層の地表面上に、多数のセンサが所定の２次元配置となるようにばら撒かれて設置された後、人工地震を起こしてその地震波が地層により反射してくる反射波を加速度として捉える。２次元的に配置されたセンサ群で一斉に受けた加速度データを解析して、地層の状態を調べて石油・天然ガスなどの資源の有無を判定する用途などに使用される。反射法地震探査用センサ用の加速度センサは、他の分野のセンサと比べて桁違いに雑音を少なく小さな加速度信号を検出できるようにする低雑音性と、多数のセンサを同時に制御するために必要な低消費電力との両立が要求される。
ＭＥＭＳ技術を用いて作成される加速度センサは、従来の加速度センサと比べて劇的な小型化が可能となり、上記の要求を実現する解決策として期待されるものである。
特許文献１、及び特許文献２には、ＭＥＭＳ静電容量型の加速度センサが開示されており、信号検出用と、検出信号とは逆向きの力を発生させるサーボ力印加用に、ＭＥＭＳ容量素子を共用して、面積を低減する構造のものである。これらの構造では、ＭＥＭＳ容量素子を共用しているために、時分割処理で、信号検出とサーボ制御とを交互に行う方式が用いられている。また、時分割処理では、信号検出とサーボ制御との間にリセットを挟む方式も用いられている。
米国特許第５８５２２４２号明細書 米国特許第６４９７１４９号明細書
前述した特許文献１や特許文献２に記載されているような時分割処理方式では、以下のような課題がある。
（１）時分割処理を行う場合、信号処理帯域を維持しようとすると、内部動作速度が２倍（信号検出とサーボ制御とを交互に行う方式）、または、４倍（信号検出とサーボ制御との間にリセットを挟む方式）となる。そのため、アンプ、フィルタ、Ａ／Ｄ変換器などのアナログ回路と論理回路とサーボ制御部（Ｄ／Ａ変換器）の消費電力が２倍、または、４倍となってしまう。
（２）時分割切換えを行う場合、切換え用のスイッチング動作により、サンプリング雑音（ｋＴ／Ｃ雑音、ｋはボルツマン定数）が生じ、雑音密度が増加する。これは、原理的な現象で避けられない。これにより、センサの雑音が増大することにつながる。
（３）時分割処理を行う場合、実効的なサーボ力を確保するために、サーボ電圧を高めるか、サーボ用のＭＥＭＳ容量値を増加させる必要がある。前者は、高電圧低雑音回路の設計が困難、または、半導体プロセスのＭＯＳトランジスタの耐圧的にそもそも不可能である。後者は、そもそも時分割処理により検出とサーボ用のＭＥＭＳ容量を共有化して小面積化したメリットが失われてしまう。
本発明の目的は、前述したような時分割処理方式による課題を解決し、この時分割処理方式に代わる、信号検出とサーボ制御との同時動作方式を実現する加速度センサを提供することで、今までにない低消費電力、低雑音の加速度センサを実現することである。特に、製造バラツキが大きいＭＥＭＳプロセスでも実現できるように、ＭＥＭＳ容量素子間の容量値のミスマッチを補償することに重点を置いている。これにより、（１）安価な製造装置を用いた低コストのＭＥＭＳプロセスを適用可能になる、（２）ＭＥＭＳセンサの歩留まりが改善する、などの効果が期待でき、量産性を高められると考えられる。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
上記課題を解決するために本発明では、ＭＥＭＳ静電容量型の加速度センサを、信号検出用の第１ＭＥＭＳ容量対と、前記第１容量対とそれぞれ一方の電極同士が接続されて、前記第１ＭＥＭＳ容量対による加速度の検出信号とは逆向きの力を発生させるサーボ電圧が印加されるサーボ制御用の第２ＭＥＭＳ容量対と、前記第１ＭＥＭＳ容量対、及び前記第２ＭＥＭＳ容量対の互いに接続されて１つの錘を成す電極と接続して、前記錘上の電荷変化を電圧変化に変換するチャージアンプと、前記チャージアンプ出力の電圧変化信号をデジタル化するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力から作成された前記加速度による前記錘の変位と逆向きの力を発生させるサーボ値を１ビットに量子化する１ビット量子化器と、前記１ビット量子化器の出力をアナログのサーボ電圧に変換して前記第２ＭＥＭＳ容量対へ印加する１ビットＤ／Ａ変換器と、前記Ａ／Ｄ変換器の出力と、前記１ビット量子化器の出力との相関をとって、前記第２ＭＥＭＳ容量対の間の容量値のミスマッチΔＣに比例した信号を出力する相関検波部と、前記相関検波部の出力に基づき、前記容量値のミスマッチΔＣによる影響を前記チャージアンプの入力ノード上で相殺する容量制御値を出力する制御部と、前記１ビット量子化器の出力を前記サーボ電圧の振幅よりも抑えた電圧振幅に出力するドライバの出力ノードと、前記チャージアンプの入力ノードの間に挿入され、前記制御部の出力の容量制御値に従って容量を制御する可変容量部とを備えて構成した。
また、上記課題を解決するために本発明では、ＭＥＭＳ静電容量型の加速度センサを、信号検出用の第１ＭＥＭＳ容量対と、前記第１容量対とそれぞれ一方の電極同士が接続されて正側の錘(可動電極部)が構成され、前記第１ＭＥＭＳ容量対による加速度の検出信号とは逆向きの力を発生させるサーボ電圧が印加されるサーボ制御用の第２ＭＥＭＳ容量対と、信号検出用の第３ＭＥＭＳ容量対と、前記第３容量対とそれぞれ一方の電極同士が接続されて負側の錘(可動電極部)が構成され、前記第３ＭＥＭＳ容量対による加速度の検出信号とは逆向きの力を発生させるサーボ電圧が印加されるサーボ制御用の第４ＭＥＭＳ容量対と、前記正側の錘と接続して、前記正側の錘上の電荷変化を電圧変化に変換する第１チャージアンプと、前記負側の錘と接続して、前記負側の錘上の電荷変化を電圧変化に変換する第２チャージアンプと、前記第１、及び第２チャージアンプの差動出力の電圧変化信号をデジタル化するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力から作成された前記加速度による前記錘の変位と逆向きの力を発生させるサーボ値を１ビットに量子化する１ビット量子化器と、前記１ビット量子化器の出力をアナログのサーボ電圧に変換して前記第２ＭＥＭＳ容量対、及び前記第４ＭＥＭＳ容量対へ印加する１ビットＤ／Ａ変換器と、前記Ａ／Ｄ変換器の出力と、前記１ビット量子化器の出力との相関をとって、前記第２ＭＥＭＳ容量対、及び前記第４ＭＥＭＳ容量対の間の容量値のミスマッチΔＣに比例した信号を出力する相関検波部と、前記相関検波部の出力に基づき、前記容量値のミスマッチΔＣによる影響を前記第１、及び第２チャージアンプの入力ノード上で相殺する差動容量制御値を出力する制御部と、前記１ビット量子化器の出力を前記サーボ電圧の振幅よりも抑えた電圧振幅に出力するドライバの出力ノードと、前記第１チャージアンプの入力ノードの間に挿入され、前記制御部の出力の差動容量制御値に従って容量を制御する第１可変容量部と、前記１ビット量子化器の出力を前記サーボ電圧の振幅よりも抑えた電圧振幅に出力するドライバの出力ノードと、前記第２チャージアンプの入力ノードの間に挿入され、前記制御部の出力の差動容量制御値に従って容量を制御する第２可変容量部とを備えて構成した。
本願において開示される発明の代表的な効果は、時分割処理方式に代わる、信号検出とサーボ制御との同時動作方式を実現する加速度センサを、製造バラツキが大きいＭＥＭＳプロセスでも提供することができる。
本発明の実施の形態１における加速度センサの構成の一例を示す図である。 本発明の実施の形態２における加速度センサの構成の一例を示す図である。 本発明の実施の形態３における加速度センサの構成の一例を示す図である。 本発明の実施の形態４における加速度センサの構成の一例を示す図である。 本発明の実施の形態５における加速度センサの構成の一例を示す図である。 本発明の実施の形態６における加速度センサの構成の一例を示す図である。 本発明の実施の形態７における加速度センサの構成の一例を示す図である。 本発明の実施の形態８における加速度センサの構成の一例を示す図である。 本発明の実施の形態９における加速度センサの構成の一例を示す図である。 本発明の加速度センサの相関検波部、制御部、可変容量部の構成を詳細に説明する図その１である。 本発明の加速度センサの相関検波部、制御部、可変容量部の構成を詳細に説明する図その２である。 本発明の加速度センサの相関検波部、制御部、可変容量部の構成を詳細に説明する図その３である。 本発明の加速度センサの相関検波部、制御部、可変抵抗部の構成を詳細に説明する図その４である。 本発明の加速度センサの相関検波部、制御部、可変容量部の構成を詳細に説明する図その５である。 本発明の加速度センサの相関検波部、制御部、可変抵抗部の構成を詳細に説明する図その６である。 本発明の加速度センサの相関検波部、制御部、可変容量部の構成を詳細に説明する図その７である。 図１６におけるデジタル制御分圧器の構成例を示す図面である。 図１６におけるデジタル制御分圧器の別の構成例を示す図面である。 本発明の加速度センサの遅延部の構成例を示す図面である。 本発明の加速度センサの遅延部の別の構成例を示す図面である。 本発明の加速度センサの相関検波部におけるアナログ乗算器の構成例を示す図面である。 本発明の加速度センサの相関検波部におけるアナログ乗算器の別の構成例を示す図面である。
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、上述した実施の形態の概要に基づいた各実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
本実施の形態１における加速度センサについて、図１を用いて説明する。図１は、加速度センサの構成の一例を示す図である。
加速度センサは、機械部分がＭＥＭＳ（Micro Electro Mechanical Systems）で構成され、回路部分がＡＳＩＣ（Application Specific Integrated Circuit）で構成されている。この加速度センサは、これに限定されるものではないが、例えば、石油・天然ガスなどを探査する反射法地震探査用センサとして、重力よりも極めて微小な振動加速度を検知するＭＥＭＳ静電容量型の加速度センサに用いられる。
まず、構成を説明する。ＭＥＭＳは、信号検出用容量対１０１ａ、１０１ｂ、サーボ制御用容量対１０２ａ、１０２ｂからなる。これらの４つの容量のそれぞれ一方の電極は機械的にも電気的にも互いに接続されており、一つの錘（可動電極部）１００をなす。錘はチャージアンプ１０３を構成するオペアンプ１０３ａの反転入力端子に接続される。チャージアンプ１０３はオペアンプ１０３ａとその帰還容量１０３ｂと帰還抵抗１０３ｃで構成される。オペアンプ１０３ａの非反転入力端子にはバイアス電圧VBが接続される。VBはグランド電位であってもなくてもよい。チャージアンプ１０３の出力（すなわち、オペアンプ１０３ａの出力）はアンプ１０４に入力され、アンプ１０４の出力はアナログフィルタ１０５に入力され、アナログフィルタ１０５の出力はＡ／Ｄ変換器１０６に入力される。Ａ／Ｄ変換器１０６の出力は復調器１０７に入力される。復調器１０７には変調クロックも入力される。復調器１０７の出力はサーボ制御部１０８に入力され、サーボ制御部１０８の出力は１ビット量子化器１０９に入力され、１ビット量子化器１０９の出力は１ビットＤ／Ａ変換器１１０に入力される。１ビットＤ／Ａ変換器１１０の差動出力は、前記サーボ制御用容量対１０２ａ、１０２ｂの電極（錘でない側の電極）にそれぞれ接続される。また、前記変調クロックとその反転クロックは、それぞれ、信号検出用容量対用ドライバ１１２ａ、１１２ｂに入力され、それらの出力は、それぞれ、信号検出用容量対１０１ａ、１０１ｂの電極（錘でない側の電極）に接続される。さらに、前記Ａ／Ｄ変換器１０６の出力は相関検波部１１３にも入力され、相関検波部１１３には、１ビット量子化器１０９の出力も入力される。相関検波部１１３の出力は制御部１１４に入力され、制御部１１４の出力は制御信号として可変容量部１１５の容量値を制御する。１ビット量子化器１０９の出力は可変容量用ドライバ１１６にも入力され、可変容量用ドライバ１１６の出力は、前記可変容量部１１５の一方の端子に接続される。可変容量部１１５の他方の端子は錘（可動電極部）１００（すなわち、オペアンプ１０３ａの反転入力端子）に接続されている。さらに、１ビット量子化器１０９の出力はデジタルローパスフィルタ１１１に入力され、デジタルローパスフィルタ１１１の出力が加速度センサとしての出力になる。ＡＳＩＣは、前記チャージアンプ１０３から１ビットＤ／Ａ変換器１１０までである。可変容量部１１５もＡＳＩＣ内に実装される。
次に動作を説明する。本加速度センサに外部から加速度が印加されると、可動となっている錘１００に慣性力が生じ、その結果、錘１００の位置が変位する。錘１００は信号検出用容量対１０１ａ、１０１ｂの電極でもあるため、前記変位により、これらの容量値が変化する。例えば、図１において加速度が右方向に印加され、錘１００が右方向に変位すると、信号検出用容量１０１ｂの可動電極（すなわち、錘１００）と固定電極との距離が狭くなって＋ΔＣＤの容量変化値となり、信号検出用容量１０１ａの可動電極（すなわち、錘１００）と固定電極との距離が広くなって−ΔＣＤの容量変化値となる。このような信号検出用容量対１０１ａ、１０１ｂにおける容量変化値（＋ΔＣＤ、−ΔＣＤ）に基づいて、加速度の印加の方向と量を検出することができる。なお、検出用容量対１０１ａ、１０１ｂの対構造は、容量値の同相成分をキャンセルするためなど、詳細は説明しないが公知の種々の目的のための構造である。また、上記の説明や図１などのＭＥＭＳの構成は説明の便宜上、平行平板容量となっているが、他の種類の容量であっても同様な仕組みが成り立つ。したがって、本発明は平行平板容量型のＭＥＭＳに限定されるものではない。
前記検出用容量対１０１ａ、１０１ｂには、信号検出用容量対用ドライバ１１２ａ、１１２ｂ経由で変調クロック電圧とその反転クロック電圧がそれぞれ印加されている。これにより、前記ΔＣＤの容量変化は電荷変化に変換される。この電荷変化はＡＳＩＣ内の初段のチャージアンプ１０３により電圧変化に変換される。チャージアンプ１０３は、容量型のいわゆるオペアンプ反転増幅器の構成であり、入力容量はＭＥＭＳ側の信号検出用容量対１０１ａ、１０１ｂ、帰還容量はＡＳＩＣ側の帰還容量１０３ｂである。ただし、高抵抗値の帰還抵抗１０３ｃを帰還経路に並列に挿入している。その理由は、オペアンプ１０３ａの入力リーク電流を補償する直流電流フィード経路を確保するためである。これに対して、帰還抵抗１０３ｃの部分にリセットスイッチを用いる対策が従来知られているが、その場合、リセットスイッチによるサンプリング雑音の雑音密度が高い問題がある。なお、本方法で用いる高抵抗値の帰還抵抗１０３ｃによる熱雑音は、帰還抵抗１０３ｃと帰還容量１０３ｂによるローパスフィルタ特性により、所望周波数（すなわち、変調クロックの周波数）近傍では十分に抑圧されるため問題ない。
チャージアンプ１０３で電圧に変換された信号は、アンプ１０４で増幅され、アナログフィルタ１０５で雑音や不要信号成分が抑圧され、Ａ／Ｄ変換器１０６によりデジタル値に変換される。復調器１０７は２入力のデジタル乗算器であり、Ａ／Ｄ変換器１０６の出力と変調クロックを乗算することで、変調クロックに対する同期検波を行う。その結果、錘１００の変位に比例した値が復調器１０７の出力に得られる。この一連の変復調処理は、いわゆる「チョッパ方式」と等価であり、これにより、チャージアンプ１０３、アンプ１０４、アナログフィルタ１０５、Ａ／Ｄ変換器１０６で生じる大きな１／ｆ雑音による影響を回避できる。サーボ制御部１０８は、復調器１０７で復調された錘１００の変位値を入力として、この値に基づいて検出信号とは逆向きの力を発生させるサーボ値を決定して、１ビット量子化器１０９に出力する回路である。特に、例えば、サーボ制御部１０８での信号処理にデジタル積分演算を含むことで、錘１００の変位がゼロになるような制御を行ってもよい。
これにより、信号検出用容量対１０１ａ、１０１ｂの容量値変化が極小となるため、加速度センサとしての線形性を高めることができる。（すなわち、錘の変位をほぼ打ち消すようにサーボ力を働かせることで、錘の変位が極めて微小の範囲に留まるため、加速度と変位の関係が線形性を示す領域で検出ができる。）
また、サーボ制御部１０８での信号処理に微分（または、差分）演算を含むことで位相補償を行い、サーボ制御ループを安定化させてもよい。その際には一般的なＰＩＤ制御の理論を適用できる。
１ビット量子化器１０９は、サーボ制御部１０８が決定し出力するサーボ値を１ビットに量子化する。例えば、１ビット量子化器１０９の入力が０以上であれば＋１を、入力が負であれば−１を出力する。１ビットＤ／Ａ変換器１１０は、１ビット量子化器１０９で量子化された１ビットのデジタル値（±１）を入力とし、このデジタル値をアナログ電圧（例えば、±５Ｖ、あるいは、１０Ｖ／０Ｖ）に変換し、このアナログ電圧をサーボ制御用容量対１０２ａ、１０２ｂの固定電極に印加する。これにより、検出された加速度信号と逆方向の静電気力を錘１００に対して印加することができる。定常状態では、錘１００にはたらく正味の力および錘１００の変位はほぼゼロになる。このように１ビット量子化器１０９を挿入することで、後続するＤ／Ａ変換器を１ビットＤ／Ａ変換器１１０とすることができる。１ビットＤ／Ａ変換器は回路的に実装が容易であるため、低消費電力化に有利である。さらに、サーボ制御用容量部も簡素化できる。なお、１ビット量子化器１０９の出力は、デジタルローパスフィルタ１１１により、高周波成分（すなわち、サーボループのシグマデルタ制御により高周波側にノイズシェーピング（拡散）された量子化誤差）が抑圧されるため、最終的な加速度センサの出力は低雑音にできる。以上の構成により、本加速度センサでは、信号検出とサーボ制御を同時に行っている。
本発明ではさらに、相関検波部１１３により、Ａ／Ｄ変換器１０６の出力信号と１ビット量子化器１０９の出力信号の相関をとる。これは、サーボ制御用容量対１０２ａと１０２ｂの間の容量値のミスマッチΔＣを検出するためである。このΔＣが存在するとΔＣに比例したサーボリーク信号がチャージアンプ１０３の出力に生成され、以降、アンプ１０４により増幅され、アナログフィルタ１０５により多少高周波成分が抑圧され、Ａ／Ｄ変換器１０６によりデジタル値に変換される。サーボ制御用容量対１０２ａ、１０２ｂには、１ビットＤ／Ａ変換器１１０経由で、１ビット量子化器１０９の出力信号と同じ波形、およびその反転波形が差動で印加されているため、前記サーボリーク信号は１ビット量子化器１０９の出力信号とほぼ同一の波形である。すなわち、サーボリーク信号は、前記ΔＣに比例し、かつ、１ビット量子化器１０９の出力信号と同一波形である。この事実に着目し、例えば、Ａ／Ｄ変換器１０６の出力に含まれるサーボリーク信号を検出することができる。そのために、前記の通り、Ａ／Ｄ変換器１０６の出力信号を、１ビット量子化器１０９の出力信号と、相関検波部１１３において相関をとっている。これにより、相関検波部１１３の出力には、前記ΔＣに比例した直流または低周波の信号を含むことができる。そこで、後続する制御部１１４は、相関検波部１１３の出力信号に対して、デジタル積分演算や必要に応じて位相補償演算を行い、容量制御値を決定し、出力する。この容量制御値はデジタル値であり、これにより、可変容量部１１５の容量値が制御される。可変容量部１１５は、前記ΔＣによる影響をチャージアンプ１０３の入力ノード（すなわち、オペアンプ１０３ａの反転入力端子ノード）上で相殺する目的である。そのためには、サーボ制御用容量対１０２ａ、１０２ｂのミスマッチΔＣと同一の容量値の容量を前記ノードと１ビットＤ／Ａ変換器１１０の出力の片方の間に挿入することも考えられる。しかし、この方法には２つの問題がある。
第一に、１ビットＤ／Ａ変換器１１０の出力は１０Ｖ程度の高電圧振幅であるため、仮に、この電圧振幅レベルをＡＳＩＣ内に実装されている可変容量部１１５にそのまま入力しようとする場合、そのためのＡＳＩＣの入力端子に接続した静電破壊保護素子（ＥＳＤ素子）により波形がクリッピングされてしまい、結局、可変容量部１１５に所望の電圧が伝達されない。本加速度センサでは、低消費電力化のために低電圧の半導体プロセスをＡＳＩＣに適用するので、前記のクリッピングが起こらない入力電圧範囲は、１ビットＤ／Ａ変換器１１０の出力振幅より小さい。そのため、前記の波形クリッピングが生じる。
第二に、この方法の場合、極めて細かい精度で前記同一の容量値に調整する必要が生じてしまう。例えば、ΔＣが１％程度のミスマッチとして、これを０．０１％の精度で相殺したい場合、サーボ制御用容量対１０２ａ、１０２ｂの容量値が５ｐＦであるとすると、５ｐＦ×０．０１／１００＝０．５ｆＦ刻みで制御できる可変容量部が必要となる。この容量値刻み精度は半導体プロセスの加工寸法精度や寄生容量値から見て非現実的である。
そこで、本発明では、可変容量部１１５の下端は、１ビットＤ／Ａ変換器１１０の出力ではなく、可変容量用ドライバ１１６の出力に接続されている。１ビットＤ／Ａ変換器１１０の出力は、十分な静電気力を生成するために高電圧振幅（例えば、±５Ｖ、または、１０Ｖ／０Ｖ）であるが、前記可変容量用ドライバ１１６を挿入することで、可変容量用ドライバ１１６の出力信号を、１ビットＤ／Ａ変換器１１０の出力信号と同一波形（すなわち、どちらも１ビット量子化器１０９の出力信号と同一波形）でありながら、出力振幅を小さくする自由度が生まれる。例えば、１ビットＤ／Ａ変換器１１０の出力電圧振幅を±Ｖ、可変容量用ドライバ１１６の出力振幅をＶ／α（α＞１）とすると、ΔＣで生じる誤差電荷をキャンセルするために必要な容量値はαΔＣであり、α倍にできる。つまり、容量値刻み精度もα倍にできる。例えばα＝２０とすることで、先の事例で必要な容量値刻み精度を０．５ｆＦから１０ｆＦに増加させられる。この程度の容量値刻み精度の可変容量部１１５であれば、現実的な半導体プロセスで十分実現できると考えられる。
なお、前記サーボリーク信号はわずかであっても、サーボループを著しく乱し、雑音増加や不正発振を引き起こす。そのため、前記の通り、サーボ制御用容量対１０２ａ、１０２ｂのミスマッチΔＣの影響を高精度に相殺することは不可欠である。制御部１１４に積分演算を含むことで、ΔＣおよびサーボリーク信号がゼロとなるように負帰還制御できる。この負帰還制御ループを「ＭＥＭＳ容量補償ループ」と以降呼ぶ。
また、本実施例の１ビット量子化器１０９に替えて、１．５ビット(３値) 量子化器、又は２ビット以上の量子化器を使用して、対応させて１ビットＤ／Ａ変換器１１０に替えて、１．５ビット(３値) Ｄ／Ａ変換器、又は２ビット以上のＤ／Ａ変換器を使用して加速度センサを構成してもよい。
《実施例１の効果》
以上のように、本実施の形態１における加速度センサによれば、信号検出とサーボ制御を同時に行い、かつ、ＭＥＭＳ容量素子の容量値ミスマッチにともなうサーボリーク信号を高精度に相殺できるため、サーボリーク信号にともなう雑音増大や不正発振を防止することができる。そのため、製造バラツキが大きいＭＥＭＳプロセスを用いても、低雑音かつ低消費電力の静電容量式ＭＥＭＳ加速度センサを実現できる。サーボリーク信号は実装が容易なデジタル演算主体で相殺でき、専用のＡ／Ｄ変換器も不要である。
図２に、本発明の実施の形態２を示す。本実施の形態は、実施の形態１と基本部分は同じであるため、実施の形態１からの差分を説明する。本実施の形態では、相関検波部１１３は、実施の形態１のようにＡ／Ｄ変換器１０６の出力にではなく、チャージアンプ１０３の出力に接続されている。そのため、相関検波部１１３は、チャージアンプ１０３の出力に含まれるサーボリーク信号を、１ビット量子化器１０９の出力信号と相関をとることで検出する。本発明の実施の形態１と異なり、アンプ１０４、アナログフィルタ１０５、Ａ／Ｄ変換器１０６を経由せず、チャージアンプ１０３の出力のサーボリーク信号を直接検出する。したがって、上記の各アナログ回路ブロックによるサーボリーク信号の遅延がないため、ＭＥＭＳ容量補償ループを安定化させ易く、制御部１１４のパラメータ設計が容易になる。その代わり、相関検波部１１３をアナログ回路で実現する必要がある点や制御部１１４にＡ／Ｄ変換器が別途必要となる点は、実施の形態１と比較したデメリットとなる。
《実施例２の効果》
以上のように、本実施の形態２における加速度センサによれば、信号検出とサーボ制御を同時に行い、かつ、ＭＥＭＳ容量素子の容量値ミスマッチにともなうサーボリーク信号を高精度に相殺できるため、サーボリーク信号にともなう雑音増大や不正発振を防止することができる。そのため、製造バラツキが大きいＭＥＭＳプロセスを用いても、低雑音かつ低消費電力の静電容量式ＭＥＭＳ加速度センサを実現できる。チャージアンプ出力のサーボリーク信号を直接検出するため、安定化設計が容易である。
図３に、本発明の実施の形態３を示す。本実施の形態は、実施の形態１と基本部分は同じであるため、実施の形態１からの差分を説明する。本実施の形態では、相関検波部１１３は、実施の形態１のようにＡ／Ｄ変換器１０６の出力にではなく、アンプ１０４の出力に接続されている。そのため、相関検波部１１３は、アンプ１０４の出力に含まれるサーボリーク信号を、１ビット量子化器１０９の出力信号と相関をとることで検出する。したがって、実施の形態１よりサーボリーク信号の遅延量が少なく、制御部１１４のパラメータ設計が容易になる。また、サーボリーク信号がアンプ１０４の利得分だけ増幅されるため、相関検波部１１３や制御部１１４に要求される雑音仕様を実施の形態２の場合より緩和できる。
《実施例３の効果》
以上のように、本実施の形態３における加速度センサによれば、信号検出とサーボ制御を同時に行い、かつ、ＭＥＭＳ容量素子の容量値ミスマッチにともなうサーボリーク信号を高精度に相殺できるため、サーボリーク信号にともなう雑音増大や不正発振を防止することができる。そのため、製造バラツキが大きいＭＥＭＳプロセスを用いても、低雑音かつ低消費電力の静電容量式ＭＥＭＳ加速度センサを実現できる。
図４に、本発明の実施の形態４を示す。本実施の形態は、実施の形態１と基本部分は同じであるため、実施の形態１からの差分を説明する。本実施の形態では、可変容量用ドライバ１１６と可変容量部１１５の間に遅延部４１７が挿入される。この遅延部４１７は、１ビットＤ／Ａ変換器１１０の駆動能力の限界からくる応答遅延を模擬することを目的としている。１ビットＤ／Ａ変換器１１０の応答遅延は、その出力抵抗とサーボ制御用容量１０２ａ、１０２ｂの容量値の積である時定数で決まり、１次ローパスフィルタ特性となる。そこで、前記遅延部４１７を、同程度の時定数を持つ１次ローパスフィルタとすることで、１ビットＤ／Ａ変換器１１０の出力波形を模擬できる。これにより、実施の形態１に開示したサーボリーク信号の相殺をより完全に行うことができる。
《実施例４の効果》
以上のように、本実施の形態４における加速度センサによれば、信号検出とサーボ制御を同時に行い、かつ、ＭＥＭＳ容量素子の容量値ミスマッチにともなうサーボリーク信号を高精度に相殺できるため、サーボリーク信号にともなう雑音増大や不正発振を防止することができる。そのため、製造バラツキが大きいＭＥＭＳプロセスを用いても、低雑音かつ低消費電力の静電容量式ＭＥＭＳ加速度センサを実現できる。遅延部により１ビットＤ／Ａ変換器の遅延補償を行うため、サーボリーク信号のより高精度な相殺が可能である。
本実施の形態５における加速度センサについて、図５を用いて説明する。図５は、加速度センサの構成の一例を示す図である。本発明の実施の形態１を「差動ＭＥＭＳ」構成にした場合に相当する。
加速度センサは、機械部分がＭＥＭＳ（Micro Electro Mechanical Systems）で構成され、回路部分がＡＳＩＣ（Application Specific Integrated Circuit）で構成されている。この加速度センサは、これに限定されるものではないが、例えば、石油・天然ガスなどを探査する反射法地震探査用センサとして、重力よりも極めて微小な振動加速度を検知するＭＥＭＳ静電容量型の加速度センサに用いられる。
まず、構成を説明する。ＭＥＭＳは、正側信号検出用容量対５０１ａ、５０１ｂ、負側信号検出用容量対５０１ｃ、５０１ｄ、正側サーボ制御用容量対５０２ａ、５０２ｂ、負側サーボ制御用容量対５０２ｃ、５０２ｄからなる。これらの４つの容量５０１ａ、５０１ｂ、５０２ａ、５０２ｂの一方の電極は機械的にも電気的にも互いに接続されており、正側の錘（可動電極部）５００ａをなす。また、４つの容量５０１ｃ、５０１ｄ、５０２ｃ、５０２ｄの一方の電極は機械的にも電気的にも互いに接続されており、負側の錘（可動電極部）５００ｂをなす。正側の錘５００ａは差動チャージアンプ５０３を構成するオペアンプ５０３ａの反転入力端子に接続される。差動チャージアンプ５０３の正側は、オペアンプ５０３ａとその帰還容量５０３ｂと帰還抵抗５０３ｃで構成される。オペアンプ５０３ａの非反転入力端子にはバイアス電圧VBが接続される。VBはグランド電位であってもなくてもよい。同様に、差動チャージアンプ５０３の負側は、オペアンプ５０３ｄとその帰還容量５０３ｅと帰還抵抗５０３ｆで構成される。
差動チャージアンプ５０３の差動出力（すなわち、オペアンプ５０３ａの出力とオペアンプ５０３ｄの出力）は差動アンプ５０４に入力され、差動アンプ５０４の出力は差動アナログフィルタ５０５に入力され、差動アナログフィルタ５０５の出力は差動Ａ／Ｄ変換器５０６に入力される。差動Ａ／Ｄ変換器５０６の出力は復調器５０７に入力される。復調器５０７には変調クロックも入力される。復調器５０７の出力はサーボ制御部５０８に入力され、サーボ制御部５０８の出力は１ビット量子化器５０９に入力され、１ビット量子化器５０９の出力は１ビットＤ／Ａ変換器５１０に入力される。１ビットＤ／Ａ変換器５１０の差動出力の正側は、前記正側サーボ制御用容量５０２ａと前記負側サーボ制御用容量５０２ｃの電極（錘でない側の電極）に接続される。他方、１ビットＤ／Ａ変換器５１０の差動出力の負側は、前記正側サーボ制御用容量５０２ｂと前記負側サーボ制御用容量５０２ｄの電極（錘でない側の電極）に接続される。また、前記変調クロックとその反転クロックは、それぞれ、信号検出用容量対用ドライバ５１２ａ、５１２ｂに入力され、信号検出用容量対用ドライバ５１２ａの出力は、正側信号検出用容量５０１ａと負側信号検出用容量５０１ｄの電極（錘でない側の電極）に、信号検出用容量対用ドライバ５１２ｂの出力は、正側信号検出用容量５０１ｂと負側信号検出用容量５０１ｃの電極（錘でない側の電極）に、接続される。
さらに、前記差動Ａ／Ｄ変換器５０６の出力は相関検波部５１３にも入力され、相関検波部５１３には、１ビット量子化器５０９の出力も入力される。相関検波部５１３の出力は制御部５１４に入力され、制御部５１４の差動出力は制御信号として可変容量部５１５ａと５１５ｂの容量値を制御する。１ビット量子化器５０９の出力は可変容量用ドライバ５１６にも入力され、可変容量用ドライバ５１６の出力は、前記可変容量部５１５ａの一方の端子と前記可変容量部５１５ｂの一方の端子に接続される。可変容量部５１５ａの他方の端子は正側の錘（可動電極部）５００ａ（すなわち、オペアンプ５０３ａの反転入力端子）に接続されており、可変容量部５１５ｂの他方の端子は負側の錘（可動電極部）５００ｂ（すなわち、オペアンプ５０３ｄの反転入力端子）に接続されている。さらに、１ビット量子化器５０９の出力はデジタルローパスフィルタ５１１に入力され、デジタルローパスフィルタ５１１の出力が加速度センサとしての出力になる。ＡＳＩＣは、前記差動チャージアンプ５０３から１ビットＤ／Ａ変換器５１０までである。可変容量部５１５ａ、５１５ｂもＡＳＩＣ内に実装される。
次に動作を説明する。本加速度センサに外部から加速度が印加されると、可動となっている錘５００ａと錘５００ｂに、同じ向きで同じ大きさの慣性力が生じ、その結果、錘５００ａと錘５００ｂの位置が同じ向きに同じだけ変位する。錘５００ａは正側信号検出用容量対５０１ａ、５０１ｂの電極でもあるため、前記変位により、これらの容量値が変化する。例えば、図５において加速度が右方向に印加され、錘５００ａが右方向に変位すると、正側信号検出用容量５０１ｂの可動電極（すなわち、錘５００ａ）と固定電極との距離が狭くなって＋ΔＣＤの容量変化値となり、正側信号検出用容量５０１ａの可動電極（すなわち、錘５００ａ）と固定電極との距離が広くなって−ΔＣＤの容量変化値となる。このような正側信号検出用容量対５０１ａ、５０１ｂにおける容量変化値（＋ΔＣＤ、−ΔＣＤ）に基づいて、加速度の印加の方向と量を検出することができる。
同様に、錘５００ｂも右方向に同じだけ変位するため、負側信号検出用容量５０１ｄの可動電極（すなわち、錘５００ｂ）と固定電極との距離が狭くなって＋ΔＣＤの容量変化値となり、負側信号検出用容量５０１ｃの可動電極（すなわち、錘５００ｂ）と固定電極との距離が広くなって−ΔＣＤの容量変化値となる。このような負側信号検出用容量対５０１ｃ、５０１ｄにおける容量変化値（＋ΔＣＤ、−ΔＣＤ）に基づいても、加速度の印加の方向と量を検出することができる。なお、正側検出用容量対５０１ａ、５０１ｂの対構造や負側検出用容量対５０１ｃ、５０１ｄの対構造は、容量値の同相成分をキャンセルするためなど、詳細は説明しないが公知の種々の目的のための構造である。また、上記の説明や図５などのＭＥＭＳの構成は説明の便宜上、平行平板容量となっているが、他の種類の容量であっても同様な仕組みが成り立つ。したがって、本発明は平行平板容量型のＭＥＭＳに限定されるものではない。
前記正側検出用容量対５０１ａ、５０１ｂには、信号検出用容量対用ドライバ５１２ａ、５１２ｂ経由で変調クロック電圧とその反転クロック電圧がそれぞれ印加されている。これにより、正側検出用容量対５０１ａ、５０１ｂのΔＣＤの容量変化は電荷変化に変換される。一方、前記負側検出用容量対５０１ｃ、５０１ｄには、信号検出用容量対用ドライバ５１２ｂ、５１２ａ経由で前記反転クロック電圧と前記変調クロック電圧がそれぞれ印加されている。つまり、正側検出用容量対と負側検出用容量対でクロックの印加の仕方を互いに反転させている。これにより、負側検出用容量対５０１ｃ、５０１ｄのΔＣＤの容量変化は前記正側の電荷変化と逆符号（大きさは同じ）の電荷変化に変換される。換言すると、外部からの加速度印加により「差動ＭＥＭＳ」構造に対して同相でΔＣＤが生じるが、印加するクロックを「差動的」にしているため、正側ＭＥＭＳと負側ＭＥＭＳで生じる電荷変化は差動信号となる。この差動電荷信号はＡＳＩＣ内の初段の差動チャージアンプ５０３により差動電圧信号に変換される。差動チャージアンプ５０３は、容量型のいわゆるオペアンプ反転増幅器を２並列した構成である。正側は、入力容量はＭＥＭＳ側の正側信号検出用容量対５０１ａ、５０１ｂ、帰還容量はＡＳＩＣ側の帰還容量５０３ｂである。ただし、高抵抗値の帰還抵抗５０３ｃを帰還経路に並列に挿入している。その理由は、オペアンプ５０３ａの入力リーク電流を補償する直流電流フィード経路を確保するためである。これに対して、帰還抵抗５０３ｃの部分にリセットスイッチを用いる対策が従来知られているが、その場合、リセットスイッチによるサンプリング雑音の雑音密度が高い問題がある。なお、本方法で用いる高抵抗値の帰還抵抗５０３ｃによる熱雑音は、帰還抵抗５０３ｃと帰還容量５０３ｂによるローパスフィルタ特性により、所望周波数（すなわち、変調クロックの周波数）近傍では十分に抑圧されるため問題ない。同様に、負側は、入力容量はＭＥＭＳ側の負側信号検出用容量対５０１ｃ、５０１ｄ、帰還容量はＡＳＩＣ側の帰還容量５０３ｅである。ただし、高抵抗値の帰還抵抗５０３ｆを帰還経路に並列に挿入している。その理由は前記の通りである。
差動チャージアンプ５０３で差動電圧に変換された信号は、差動アンプ５０４で増幅され、差動アナログフィルタ５０５で雑音や不要信号成分が抑圧され、差動Ａ／Ｄ変換器５０６によりデジタル値に変換される。復調器５０７は２入力のデジタル乗算器であり、Ａ／Ｄ変換器５０６の出力と変調クロックを乗算することで、変調クロックに対する同期検波を行う。その結果、錘５００ａと錘５００ｂの変位に比例した値が復調器５０７の出力に得られる。この一連の変復調処理は、いわゆる「チョッパ方式」と等価であり、これにより、差動チャージアンプ５０３、差動アンプ５０４、差動アナログフィルタ５０５、差動Ａ／Ｄ変換器５０６で生じる大きな１／ｆ雑音による影響を回避できる。
サーボ制御部５０８は、復調器５０７で復調された錘５００ａ、錘５００ｂの変位値を入力として、この値に基づいて検出信号とは逆向きの力を発生させるサーボ値を決定して、１ビット量子化器５０９に出力する回路である。特に、例えば、サーボ制御部５０８での信号処理にデジタル積分演算を含むことで、錘５００ａ、錘５００ｂの変位がゼロになるような制御を行ってもよい。これにより、正側信号検出用容量対５０１ａ、５０１ｂと負側信号検出用容量対５０１ｃ、５０１ｄの容量値変化が極小となるため、加速度センサとしての線形性を高めることができる。また、サーボ制御部５０８での信号処理に微分（または、差分）演算を含むことで位相補償を行い、サーボ制御ループを安定化させてもよい。その際には一般的なＰＩＤ制御の理論を適用できる。
１ビット量子化器５０９は、サーボ制御部５０８が決定し出力するサーボ値を１ビットに量子化する。例えば、１ビット量子化器５０９の入力が０以上であれば＋１を、入力が負であれば−１を出力する。１ビットＤ／Ａ変換器５１０は、１ビット量子化器５０９で量子化された１ビットのデジタル値（±１）を入力とし、このデジタル値をアナログ電圧（例えば、±５Ｖ、あるいは、１０Ｖ／０Ｖ）に変換する。１ビットＤ／Ａ変換器５１０の正側出力電圧は、正側サーボ制御用容量対５０２ａと負側サーボ制御用容量対５０２ｃの固定電極に印加され、他方、１ビットＤ／Ａ変換器５１０の負側出力電圧は、正側サーボ制御用容量対５０２ｂと負側サーボ制御用容量対５０２ｄの固定電極に印加される。これにより、検出された加速度信号と逆方向の静電気力を錘５００ａと錘５００ｂに対して印加することができる。信号検出用容量の場合と異なり、サーボ制御用容量には、「差動ＭＥＭＳ」構造に対して「同相的」に１ビットＤ／Ａ変換器５１０の出力を印加している。これにより、「差動ＭＥＭＳ」構造に対して同相で生じる加速度信号を同相的にキャンセルするのである。定常状態では、錘５００ａ、錘５００ｂに働く正味の力、および、錘５００ａ、錘５００ｂの変位はほぼゼロになる。このように１ビット量子化器５０９を挿入することで、後続するＤ／Ａ変換器を１ビットＤ／Ａ変換器５１０とすることができる。１ビットＤ／Ａ変換器は回路的に実装が容易であるため、低消費電力化に有利である。さらに、サーボ制御用容量部も簡素化できる。なお、１ビット量子化器５０９の出力は、デジタルローパスフィルタ５１１により、高周波成分（すなわち、サーボループのシグマデルタ制御により高周波側にノイズシェーピング（拡散）された量子化誤差）が抑圧されるため、最終的な加速度センサの出力は低雑音にできる。以上の構成により、本加速度センサでは、差動ＭＥＭＳ構造において、信号検出とサーボ制御を同時に行っている。
本発明ではさらに、相関検波部５１３により、Ａ／Ｄ変換器５０６の出力信号と１ビット量子化器５０９の出力信号の相関をとる。これは、正側サーボ制御用容量対５０２ａ、５０２ｂ、負側サーボ制御用容量対５０２ｃ、５０２ｄの間の容量値のミスマッチΔＣ（ΔＣ＝正側サーボ制御用容量５０２ａの容量値＋負側サーボ制御用容量５０２ｄの容量値−正側サーボ制御用容量５０２ｂの容量値−負側サーボ制御用容量５０２ｃの容量値）を検出するためである。このΔＣが存在するとΔＣに比例したサーボリーク信号が差動チャージアンプ５０３の出力に生成され、以降、差動アンプ５０４により増幅され、差動アナログフィルタ５０５により多少高周波成分が抑圧され、差動Ａ／Ｄ変換器５０６によりデジタル値に変換される。正側サーボ制御用容量対５０２ａ、５０２ｂ、負側サーボ制御用容量対５０２ｃ、５０２ｄには、１ビットＤ／Ａ変換器５１０経由で、１ビット量子化器５０９の出力信号と同じ波形、およびその反転波形が差動で印加されているため、前記サーボリーク信号は１ビット量子化器５０９の出力信号とほぼ同一の波形である。すなわち、サーボリーク信号は、前記ΔＣに比例し、かつ、１ビット量子化器５０９の出力信号と同一波形である。この事実に着目し、例えば、差動Ａ／Ｄ変換器５０６の出力に含まれるサーボリーク信号を検出することができる。そのために、前記の通り、差動Ａ／Ｄ変換器５０６の出力信号を、１ビット量子化器５０９の出力信号と、相関検波部５１３において相関をとっている。これにより、相関検波部５１３の出力には、前記ΔＣに比例した直流または低周波の信号を含むことができる。
そこで、後続する制御部５１４は、相関検波部５１３の出力信号に対して、デジタル積分演算や必要に応じて位相補償演算を行い、差動容量制御値を決定し、出力する。この差動容量制御値はデジタル値であり、これにより、可変容量部５１５ａ、５１５ｂの容量値が制御される。差動容量制御値は、例えば、互いに相補的（すなわち、符号が逆で同じ大きさ）にしてもよい。可変容量部５１５ａ、５１５ｂは、前記ΔＣによる影響を差動チャージアンプ５０３の差動入力ノード（すなわち、オペアンプ５０３ａの反転入力端子ノードとオペアンプ５０３ｄの反転入力端子ノード）上で相殺する目的である。そのためには、正側サーボ制御用容量対５０２ａ、５０２ｂ、負側サーボ制御用容量対５０２ｃ、５０２ｄの前記ミスマッチΔＣと同一の容量値の容量を前記ノードと１ビットＤ／Ａ変換器５１０の出力の片方の間に挿入することも考えられる。しかし、この方法には２つの問題がある。
第一に、１ビットＤ／Ａ変換器５１０の出力は１０Ｖ程度の高電圧振幅であるため、仮に、この電圧振幅レベルをＡＳＩＣ内に実装されている可変容量部５１５ａや５１５ｂにそのまま入力しようとする場合、そのためのＡＳＩＣの入力端子に接続した静電破壊保護素子（ＥＳＤ素子）により波形がクリッピングされてしまい、結局、可変容量部５１５ａや５１５ｂに所望の電圧が伝達されない。本加速度センサでは、低消費電力化のために低電圧の半導体プロセスをＡＳＩＣに適用するので、前記のクリッピングが起こらない入力電圧範囲は、１ビットＤ／Ａ変換器５１０の出力振幅より小さい。そのため、前記の波形クリッピングが生じる。
第二に、この方法の場合、極めて細かい精度で前記同一の容量値に調整する必要が生じてしまう。例えば、ΔＣが１％程度のミスマッチとして、これを０．０１％の精度で相殺したい場合、正側サーボ制御用容量対５０２ａ、５０２ｂ、負側サーボ制御用容量対５０２ｃ、５０２ｄの容量値が５ｐＦであるとすると、５ｐＦ×０．０１／１００＝０．５ｆＦ刻みで制御できる可変容量部が必要となる。この容量値刻み精度は半導体プロセスの加工寸法精度や寄生容量値から見て非現実的である。
そこで、本発明では、可変容量部５１５ａ、５１５ｂの下端は、１ビットＤ／Ａ変換器５１０の出力ではなく、可変容量用ドライバ５１６の出力に接続されている。１ビットＤ／Ａ変換器５１０の出力は、十分な静電気力を生成するために高電圧振幅（例えば、±５Ｖ、または、１０Ｖ／０Ｖ）であるが、前記容量用ドライバ５１６を挿入することで、容量用ドライバ５１６の出力信号を、１ビットＤ／Ａ変換器５１０の出力信号と同一波形（すなわち、どちらも１ビット量子化器５０９の出力信号と同一波形）でありながら、出力振幅を小さくする自由度が生まれる。例えば、１ビットＤ／Ａ変換器５１０の出力電圧振幅を±Ｖ、容量用ドライバ５１６の出力振幅をＶ／α（α＞１）とすると、ΔＣで生じる誤差電荷をキャンセルするために必要な容量値はαΔＣであり、α倍にできる。つまり、容量値刻み精度もα倍にできる。例えばα＝２０とすることで、先の事例で必要な容量値刻み精度を０．５ｆＦから１０ｆＦに増加させられる。この程度の容量値刻み精度の可変容量部５１５ａ、５１５ｂであれば、現実的な半導体プロセスで十分実現できると考えられる。
なお、前記サーボリーク信号はわずかであっても、サーボループを著しく乱し、雑音増加や不正発振を引き起こす。そのため、前記の通り、正側サーボ制御用容量対５０２ａ、５０２ｂ、負側サーボ制御用容量対５０２ｃ、５０２ｄのミスマッチΔＣの影響を高精度に相殺することは不可欠である。制御部５１４に積分演算を含むことで、ΔＣおよびサーボリーク信号がゼロとなるように負帰還制御できる。この負帰還制御ループを「ＭＥＭＳ容量補償ループ」と以降呼ぶ。
本実施の形態で開示した「差動ＭＥＭＳ」構造は、３つの大きな利点がある。第一に、同じ加速度信号に対して信号量が２倍となるため、回路雑音を２倍許容できる、すなわち、回路の消費電力を理論的に１／４に低減できる。第二に、回路の同相雑音（差動チャージアンプなどの電源雑音など）の影響を受けないため、低雑音化できる。第三に、錘の変位により各サーボ制御用容量値が変化しても、前記ΔＣ（＝正側サーボ制御用容量５０２ａの容量値＋負側サーボ制御用容量５０２ｄの容量値−正側サーボ制御用容量５０２ｂの容量値−負側サーボ制御用容量５０２ｃの容量値）においては、それらの変化がキャンセルし合って影響を受けない。つまり、差動ＭＥＭＳ構造の場合、ΔＣは、初期のＭＥＭＳ製造バラツキで決まる静的なものとみなせるため、ＭＥＭＳ容量補償ループの帯域を狭くすることができ、制御部５１４の設計が容易になり、その結果、より低雑音化できる。
《実施例５の効果》
以上のように、本実施の形態５における加速度センサによれば、信号検出とサーボ制御を同時に行い、かつ、ＭＥＭＳ容量素子の容量値ミスマッチにともなうサーボリーク信号を高精度に相殺できるため、サーボリーク信号にともなう雑音増大や不正発振を防止することができる。そのため、製造バラツキが大きいＭＥＭＳプロセスを用いても、低雑音かつ低消費電力の静電容量式ＭＥＭＳ加速度センサを実現できる。実施の形態１と比較して、ＭＥＭＳが差動構造となるため実装面積が増大するが、より低雑音にできる。
図６に、本発明の実施の形態６を示す。本実施の形態は、実施の形態５と基本部分は同じであるため、実施の形態５からの差分を説明する。本実施の形態では、相関検波部５１３は、実施の形態５のように差動Ａ／Ｄ変換器５０６の出力にではなく、差動チャージアンプ５０３の出力に接続されている。そのため、相関検波部５１３は、差動チャージアンプ５０３の出力に含まれるサーボリーク信号を、１ビット量子化器５０９の出力信号と相関をとることで検出する。本発明の実施の形態５と異なり、差動アンプ５０４、差動アナログフィルタ５０５、差動Ａ／Ｄ変換器５０６を経由せず、差動チャージアンプ５０３の出力のサーボリーク信号を直接検出する。したがって、上記の各アナログ回路ブロックによるサーボリーク信号の遅延がないため、ＭＥＭＳ容量補償ループを安定化させ易く、制御部５１４のパラメータ設計が容易になる。その代わり、相関検波部５１３をアナログ回路で実現する必要がある点や制御部５１４にＡ／Ｄ変換器が別途必要となる点は、実施の形態５と比較したデメリットとなる。
《実施例６の効果》
以上のように、本実施の形態６における加速度センサによれば、信号検出とサーボ制御を同時に行い、かつ、ＭＥＭＳ容量素子の容量値ミスマッチにともなうサーボリーク信号を高精度に相殺できるため、サーボリーク信号にともなう雑音増大や不正発振を防止することができる。そのため、製造バラツキが大きいＭＥＭＳプロセスを用いても、低雑音かつ低消費電力の静電容量式ＭＥＭＳ加速度センサを実現できる。差動チャージアンプ出力のサーボリーク信号を直接検出するため、安定化設計が容易である。
図７に、本発明の実施の形態７を示す。本実施の形態は、実施の形態５と基本部分は同じであるため、実施の形態５からの差分を説明する。本実施の形態では、可変容量用ドライバ５１６と可変容量部５１５ａ、５１５ｂの間に遅延部７１７が挿入される。この遅延部７１７は、１ビットＤ／Ａ変換器５１０の駆動能力の限界からくる応答遅延を模擬することを目的としている。１ビットＤ／Ａ変換器５１０の応答遅延は、その出力抵抗と正側サーボ制御用容量５０２ａ、５０２ｂ、負側サーボ制御用容量５０２ｃ、５０２ｄの容量値の積である時定数で決まり、１次ローパスフィルタ特性となる。そこで、前記遅延部７１７を、同程度の時定数を持つ１次ローパスフィルタとすることで、１ビットＤ／Ａ変換器５１０の出力波形を模擬できる。これにより、実施の形態５に開示したサーボリーク信号の相殺をより完全に行うことができる。
《実施例７の効果》
以上のように、本実施の形態７における加速度センサによれば、信号検出とサーボ制御を同時に行い、かつ、ＭＥＭＳ容量素子の容量値ミスマッチにともなうサーボリーク信号を高精度に相殺できるため、サーボリーク信号にともなう雑音増大や不正発振を防止することができる。そのため、製造バラツキが大きいＭＥＭＳプロセスを用いても、低雑音かつ低消費電力の静電容量式ＭＥＭＳ加速度センサを実現できる。遅延部により１ビットＤ／Ａ変換器の遅延補償を行うため、サーボリーク信号のより高精度な相殺が可能である。
図８に、本発明の実施の形態８を示す。本実施の形態は、実施の形態５と基本部分は同じであるため、実施の形態５からの差分を説明する。本実施の形態では、可変容量用ドライバ５１６と可変容量部５１５ｂの間にインバータ８１８が挿入される。これにより、可変容量部５１５ａの下端にかかる電圧と可変容量部５１５ｂの下端にかかる電圧が互いに論理反転した状態となるため、制御部５１４からの制御信号を、可変容量部５１５ａ用と可変容量部５１５ｂ用で共用できる。
《実施例８の効果》
以上のように、本実施の形態８における加速度センサによれば、信号検出とサーボ制御を同時に行い、かつ、ＭＥＭＳ容量素子の容量値ミスマッチにともなうサーボリーク信号を高精度に相殺できるため、サーボリーク信号にともなう雑音増大や不正発振を防止することができる。そのため、製造バラツキが大きいＭＥＭＳプロセスを用いても、低雑音かつ低消費電力の静電容量式ＭＥＭＳ加速度センサを実現できる。
本実施の形態９における加速度センサについて、図９を用いて説明する。図９は、加速度センサの構成の一例を示す図である。実施の形態１と異なり、可変抵抗部を用い、かつ、初段のチャージアンプではなく、次段のアンプにおいて、ＭＥＭＳ容量を補償する。
加速度センサは、機械部分がＭＥＭＳ（Micro Electro Mechanical Systems）で構成され、回路部分がＡＳＩＣ（Application Specific Integrated Circuit）で構成されている。この加速度センサは、これに限定されるものではないが、例えば、石油・天然ガスなどを探査する反射法地震探査用センサとして、重力よりも極めて微小な振動加速度を検知するＭＥＭＳ静電容量型の加速度センサに用いられる。
まず、構成を説明する。ＭＥＭＳは、信号検出用容量対１０１ａ、１０１ｂ、サーボ制御用容量対１０２ａ、１０２ｂからなる。これらの４つの容量の一方の電極は機械的にも電気的にも互いに接続されており、一つの錘（可動電極部）１００をなす。錘はチャージアンプ１０３を構成するオペアンプ１０３ａの反転入力端子に接続される。チャージアンプ１０３はオペアンプ１０３ａとその帰還容量１０３ｂと帰還抵抗１０３ｃで構成される。オペアンプ１０３ａの非反転入力端子にはバイアス電圧VBが接続される。VBはグランド電位であってもなくてもよい。チャージアンプ１０３の出力（すなわち、オペアンプ１０３ａの出力）はアンプ９０４に入力される。アンプ９０４は抵抗帰還型のオペアンプ反転増幅回路であり、オペアンプ９０４ａ、入力抵抗９０４ｂ、帰還抵抗９０４ｃからなる。オペアンプ９０４ａの非反転入力端子にはバイアス電圧VBが接続される。VBはグランド電位であってもなくてもよい。アンプ９０４の出力（すなわち、オペアンプ９０４ａの出力）はアナログフィルタ１０５に入力され、アナログフィルタ１０５の出力はＡ／Ｄ変換器１０６に入力される。Ａ／Ｄ変換器１０６の出力は復調器１０７に入力される。復調器１０７には変調クロックも入力される。復調器１０７の出力はサーボ制御部１０８に入力され、サーボ制御部１０８の出力は１ビット量子化器１０９に入力され、１ビット量子化器１０９の出力は１ビットＤ／Ａ変換器１１０に入力される。１ビットＤ／Ａ変換器１１０の差動出力は、前記サーボ制御用容量対１０２ａ、１０２ｂの電極（錘でない側の電極）にそれぞれ接続される。また、前記変調クロックとその反転クロックは、それぞれ、信号検出用容量対用ドライバ１１２ａ、１１２ｂに入力され、それらの出力は、それぞれ、信号検出用容量対１０１ａ、１０１ｂの電極（錘でない側の電極）に接続される。さらに、前記Ａ／Ｄ変換器１０６の出力は相関検波部１１３にも入力され、相関検波部１１３には、１ビット量子化器１０９の出力も入力される。相関検波部１１３の出力は制御部１１４に入力され、制御部１１４の出力は制御信号として可変抵抗部９１５の抵抗値を制御する。１ビット量子化器１０９の出力はドライバ９１６にも入力され、ドライバ９１６の出力は遅延部９１７に入力され、遅延部９１７の出力は、前記可変抵抗部９１５の一方の端子に接続される。可変抵抗部９１５の他方の端子は、オペアンプ９０４ａの反転入力端子ノードに接続されている。さらに、１ビット量子化器１０９の出力はデジタルローパスフィルタ１１１に入力され、デジタルローパスフィルタ１１１の出力が加速度センサとしての出力になる。ＡＳＩＣは、前記チャージアンプ１０３から１ビットＤ／Ａ変換器１１０までである。
次に動作を説明する。本加速度センサに外部から加速度が印加されると、可動となっている錘１００に慣性力が生じ、その結果、錘１００の位置が変位する。錘１００は信号検出用容量対１０１ａ、１０１ｂの電極でもあるため、前記変位により、これらの容量値が変化する。例えば、図９において加速度が右方向に印加され、錘１００が右方向に変位すると、信号検出用容量１０１ｂの可動電極（すなわち、錘１００）と固定電極との距離が狭くなって＋ΔＣＤの容量変化値となり、信号検出用容量１０１ａの可動電極（すなわち、錘１００）と固定電極との距離が広くなって−ΔＣＤの容量変化値となる。このような信号検出用容量対１０１ａ、１０１ｂにおける容量変化値（＋ΔＣＤ、−ΔＣＤ）に基づいて、加速度の印加の方向と量を検出することができる。なお、検出用容量対１０１ａ、１０１ｂの対構造は、容量値の同相成分をキャンセルするためなど、詳細は説明しないが公知の種々の目的のための構造である。また、上記の説明や図９などのＭＥＭＳの構成は説明の便宜上、平行平板容量となっているが、他の種類の容量であっても同様な仕組みが成り立つ。したがって、本発明は平行平板容量型のＭＥＭＳに限定されるものではない。
前記検出用容量対１０１ａ、１０１ｂには、信号検出用容量対用ドライバ１１２ａ、１１２ｂ経由で変調クロック電圧とその反転クロック電圧がそれぞれ印加されている。これにより、前記ΔＣＤの容量変化は電荷変化に変換される。この電荷変化はＡＳＩＣ内の初段のチャージアンプ１０３により電圧変化に変換される。チャージアンプ１０３は、容量型のいわゆるオペアンプ反転増幅器の構成であり、入力容量はＭＥＭＳ側の信号検出用容量対１０１ａ、１０１ｂ、帰還容量はＡＳＩＣ側の帰還容量１０３ｂである。ただし、高抵抗値の帰還抵抗１０３ｃを帰還経路に並列に挿入している。その理由は、オペアンプ１０３ａの入力リーク電流を補償する直流電流フィード経路を確保するためである。これに対して、帰還抵抗１０３ｃの部分にリセットスイッチを用いる対策が従来知られているが、その場合、リセットスイッチによるサンプリング雑音の雑音密度が高い問題がある。なお、本方法で用いる高抵抗値の帰還抵抗１０３ｃによる熱雑音は、帰還抵抗１０３ｃと帰還容量１０３ｂによるローパスフィルタ特性により、所望周波数（すなわち、変調クロックの周波数）近傍では十分に抑圧されるため問題ない。
チャージアンプ１０３で電圧に変換された信号は、アンプ９０４で増幅され、アナログフィルタ１０５で雑音や不要信号成分が抑圧され、Ａ／Ｄ変換器１０６によりデジタル値に変換される。復調器１０７は２入力のデジタル乗算器であり、Ａ／Ｄ変換器１０６の出力と変調クロックを乗算することで、変調クロックに対する同期検波を行う。その結果、錘１００の変位に比例した値が復調器１０７の出力に得られる。この一連の変復調処理は、いわゆる「チョッパ方式」と等価であり、これにより、チャージアンプ１０３、アンプ９０４、アナログフィルタ１０５、Ａ／Ｄ変換器１０６で生じる大きな１／ｆ雑音による影響を回避できる。サーボ制御部１０８は、復調器１０７で復調された錘１００の変位値を入力として、この値に基づいて検出信号とは逆向きの力を発生させるサーボ値を決定して、１ビット量子化器１０９に出力する回路である。特に、例えば、サーボ制御部１０８での信号処理にデジタル積分演算を含むことで、錘１００の変位がゼロになるような制御を行ってもよい。これにより、信号検出用容量対１０１ａ、１０１ｂの容量値変化が極小となるため、加速度センサとしての線形性を高めることができる。また、サーボ制御部１０８での信号処理に微分（または、差分）演算を含むことで位相補償を行い、サーボ制御ループを安定化させてもよい。その際には一般的なＰＩＤ制御の理論を適用できる。
１ビット量子化器１０９は、サーボ制御部１０８が決定し出力するサーボ値を１ビットに量子化する。例えば、１ビット量子化器１０９の入力が０以上であれば＋１を、入力が負であれば−１を出力する。１ビットＤ／Ａ変換器１１０は、１ビット量子化器１０９で量子化された１ビットのデジタル値（±１）を入力とし、このデジタル値をアナログ電圧（例えば、±５Ｖ、あるいは、１０Ｖ／０Ｖ）に変換し、このアナログ電圧をサーボ制御用容量対１０２ａ、１０２ｂの固定電極に印加する。これにより、検出された加速度信号と逆方向の静電気力を錘１００に対して印加することができる。定常状態では、錘１００にはたらく正味の力および錘１００の変位はほぼゼロになる。このように１ビット量子化器１０９を挿入することで、後続するＤ／Ａ変換器を１ビットＤ／Ａ変換器１１０とすることができる。１ビットＤ／Ａ変換器は回路的に実装が容易であるため、低消費電力化に有利である。さらに、サーボ制御用容量部も簡素化できる。なお、１ビット量子化器１０９の出力は、デジタルローパスフィルタ１１１により、高周波成分（すなわち、サーボループのシグマデルタ制御により高周波側にノイズシェーピング（拡散）された量子化誤差）が抑圧されるため、最終的な加速度センサの出力は低雑音にできる。以上の構成により、本加速度センサでは、信号検出とサーボ制御を同時に行っている。
本発明ではさらに、相関検波部１１３により、Ａ／Ｄ変換器１０６の出力信号と１ビット量子化器１０９の出力信号の相関をとる。これは、サーボ制御用容量対１０２ａと１０２ｂの間の容量値のミスマッチΔＣを検出するためである。このΔＣが存在するとΔＣに比例したサーボリーク信号がチャージアンプ１０３の出力に生成され、以降、アンプ９０４により増幅され、アナログフィルタ１０５により多少高周波成分が抑圧され、Ａ／Ｄ変換器１０６によりデジタル値に変換される。サーボ制御用容量対１０２ａ、１０２ｂには、１ビットＤ／Ａ変換器１１０経由で、１ビット量子化器１０９の出力信号と同じ波形、およびその反転波形が差動で印加されているため、前記サーボリーク信号は１ビット量子化器１０９の出力信号とほぼ同一の波形である。すなわち、サーボリーク信号は、前記ΔＣに比例し、かつ、１ビット量子化器１０９の出力信号と同一波形である。この事実に着目し、例えば、Ａ／Ｄ変換器１０６の出力に含まれるサーボリーク信号を検出することができる。そのために、前記の通り、Ａ／Ｄ変換器１０６の出力信号を、１ビット量子化器１０９の出力信号と、相関検波部１１３において相関をとっている。これにより、相関検波部１１３の出力には、前記ΔＣに比例した直流または低周波の信号を含むことができる。
そこで、後続する制御部１１４は、相関検波部１１３の出力信号に対して、デジタル積分演算や必要に応じて位相補償演算を行い、抵抗制御値を決定し、出力する。この抵抗制御値はデジタル値であり、これにより、可変抵抗部９１５の抵抗値が制御される。可変抵抗部９１５は、前記ΔＣによる影響をアンプ９０４の中のオペアンプ９０４ａの反転入力端子ノード上で、いわゆる「オペアンプ減算器」の方法で相殺する目的である。ただし、本発明の他の各実施の形態とは異なり、チャージアンプ１０３を経由した後でΔＣの影響を相殺するため、チャージアンプ１０３の帰還容量１０３ｂと帰還抵抗１０３ｃによる１次ハイパスフィルタ特性とオペアンプ１０３ａの有限帯域によるローパスフィルタ特性を補償した電圧波形を、可変抵抗部９１５の下端に印加する必要がある。そのために、遅延部９１７を挿入する必要がある。他の実施の形態と同様に、制御部１１４に積分演算を含むことで、ΔＣおよびサーボリーク信号がゼロとなるように負帰還制御できる。
《実施例９の効果》
以上のように、本実施の形態９における加速度センサによれば、信号検出とサーボ制御を同時に行い、かつ、ＭＥＭＳ容量素子の容量値ミスマッチにともなうサーボリーク信号を高精度に相殺できるため、サーボリーク信号にともなう雑音増大や不正発振を防止することができる。そのため、製造バラツキが大きいＭＥＭＳプロセスを用いても、低雑音かつ低消費電力の静電容量式ＭＥＭＳ加速度センサを実現できる。
以上に説明した実施例１〜実施例９の加速度センサにおいて、１ビット量子化器１０９，５０９に替えて、１．５ビット(３値) 量子化器、又は２ビット以上の量子化器を使用して、対応させて１ビットＤ／Ａ変換器１１０，５１０に替えて１．５ビット(３値) Ｄ／Ａ変換器、又は２ビット以上のＤ／Ａ変換器を使用して加速度センサを構成してもよい。
各実施例の加速度センサは、機械部分のＭＥＭＳ、および回路部分のＡＳＩＣがそれぞれ個別の半導体基板上に形成されて、個別の半導体チップとして構成されることが先ず考えられるが、将来は、同一の半導体チップ上にＭＥＭＳ、およびＡＳＩＣが形成されることが考えられる。
各実施例の加速度センサは、一次元の加速度センサを構成するものであり、例えば、石油・天然ガスなどを探査する反射法地震探査用センサとしての用途の場合には、一次元の加速度センサの構成が使用される。例えば、三次元の加速度センサとしての用途の場合には、一次元の加速度センサのモジュールを各次元用に３つ構成するか、または共通のＡＳＩＣに対して３つのＭＥＭＳを接続する構成が考えられる。
各実施例に示したＭＥＭＳ静電容量型の加速度センサは、将来、車載の用途も考えられる。
《相関検波部、制御部、可変容量部、可変抵抗部の構成》
図１０に、実施の形態１（実施の形態５）において適用される相関検波部１１３（５１３）、制御部１１４（５１４）、可変容量部１１５（５１５ａ、５１５ｂ）の一例を示す。相関検波部１１３は、デジタル乗算器１００１とその出力に接続されたデジタルローパスフィルタ１００２で実現できる。また、制御部１１４は、デジタル積分器１００３とその出力に接続された位相補償部１００４で実現できる。位相補償部１００４は微分（または差分）演算を含み、これにより位相を進めるゼロ点を生成してサーボ制御を安定化させられる。位相補償部１００４の出力のデジタル値により、可変容量部１１５が制御される。可変容量部１１５は、例えば４ビット制御であれば、並列接続されたバイナリ容量素子１００５ａ、１００５ｂ、１００５ｃ、１００５ｄと、各容量素子に接続されたスイッチ１００６からなる。前記４ビット制御値に応じて、前記各バイナリ容量素子に接続されたスイッチ１００６のいくつかがオンになり、これにより並列容量値が可変される。
図１１に、実施の形態２（実施の形態６）において適用される相関検波部１１３（５１３）、制御部１１４（５１４）、可変容量部１１５（５１５ａ、５１５ｂ）の一例を示す。相関検波部１１３は、アナログ乗算器１１０１とその出力に接続されたアナログローパスフィルタ１１０２で実現できる。また、制御部１１４は、アナログ積分器１１０３とその出力に接続されたＡ／Ｄ変換器１１０４で実現できる。Ａ／Ｄ変換器１１０４の後に、図１０の位相補償部１００４を挿入してサーボ制御の安定性を高めてもよい。Ａ／Ｄ変換器１１０４の出力や位相補償部１００４の出力のデジタル値により、可変容量部１１５が制御される。可変容量部１１５は図１０と同様である。
図１２に、実施の形態２（実施の形態６）において適用される相関検波部１１３（５１３）、制御部１１４（５１４）、可変容量部１１５（５１５ａ、５１５ｂ）の他の一例を示す。相関検波部１１３は、図１１と同様、アナログ乗算器１１０１とその出力に接続されたアナログローパスフィルタ１１０２で実現できる。また、制御部１１４は、比較器１２０３とその出力に接続されたアップダウンカウンタ１２０４で実現している。ここで比較器１２０３は１ビットＡ／Ｄ変換器の役割を、アップダウンカウンタ１２０４はデジタル積分器の役割を果たす。ただし、比較器１２０３で１ビットに量子化されるため、ＭＥＭＳ容量補償ループの応答性と安定性は、図１０、図１１の構成に劣る。その代わり、比較器もアップダウンカウンタも簡単な回路であるため、回路設計が容易である。アップダウンカウンタの出力のデジタル値（カウント値）により、可変容量部１１５が制御される。可変容量部１１５は図１０と同様である。
図１３に、実施の形態９において適用される相関検波部１１３、制御部１１４、可変抵抗部９１５の一例を示す。相関検波部１１３は、デジタル乗算器１００１とその出力に接続されたデジタルローパスフィルタ１００２で実現できる。また、制御部１１４は、デジタル積分器１００３とその出力に接続された位相補償部１００４で実現できる。位相補償部１００４は微分（または差分）演算を含み、これにより位相を進めるゼロ点を生成してサーボ制御を安定化させられる。位相補償部１００４の出力のデジタル値により、可変抵抗部９１５が制御される。可変抵抗部９１５は、例えば４ビット制御であれば、並列接続されたバイナリ抵抗素子１３０５ａ、１３０５ｂ、１３０５ｃ、１３０５ｄと、各抵抗素子に接続されたスイッチ１３０６からなる。前記４ビット制御値に応じて、前記各バイナリ抵抗素子に接続されたスイッチ１３０６のいくつかがオンになり、これにより並列抵抗値が可変される。
図１７は、図１６におけるデジタル制御分圧器の構成例を示す図面である。
図１８は、図１６におけるデジタル制御分圧器の別の構成例を示す図面である。
図１９は、本発明の加速度センサの遅延部の構成例を示す図面である。
図２０は、本発明の加速度センサの遅延部の別の構成例を示す図面である。
図２１は、本発明の加速度センサの相関検波部におけるアナログ乗算器の構成例を示す図面である。
図２２は、本発明の加速度センサの相関検波部におけるアナログ乗算器の別の構成例を示す図面である。
１００ 錘（可動電極部）
１０１ａ，１０１ｂ 信号検出用容量対
１０２ａ，１０２ｂ サーボ制御用容量対
１０３ チャージアンプ
１０３ａ オペアンプ
１０３ｂ 帰還容量
１０３ｃ 帰還抵抗
１０４ アンプ
１０５ アナログフィルタ
１０６ Ａ／Ｄ変換器
１０７ 復調器
１０８ サーボ制御部
１０９ １ビット量子化器
１１０ １ビットＤ／Ａ変換器
１１１ デジタルローパスフィルタ
１１２ａ，１１２ｂ 信号検出用容量対用ドライバ
１１３ 相関検波部
１１４ 制御部
１１５ 可変容量部
１１６ 可変容量用ドライバ
４１７ 遅延部
５００ａ，５００ｂ 錘（可動電極部）
５０１ａ，５０１ｂ 正側信号検出用容量対
５０１ｃ，５０１ｄ 負側信号検出用容量対
５０２ａ，５０２ｂ 正側サーボ制御用容量対
５０２ｃ，５０２ｄ 負側サーボ制御用容量対
５０３ 差動チャージアンプ
５０３ａ，５０３ｄ オペアンプ
５０３ｂ，５０３ｅ 帰還容量
５０３ｃ，５０３ｆ 帰還抵抗
５０４ 差動アンプ
５０５ 差動アナログフィルタ
５０６ 差動Ａ／Ｄ変換器
５０７ 復調器
５０８ サーボ制御部
５０９ １ビット量子化器
５１０ １ビットＤ／Ａ変換器
５１１ デジタルローパスフィルタ
５１２ａ，５１２ｂ 信号検出用容量対用ドライバ
５１３ 相関検波部
５１４ 制御部
５１５ａ，５１５ｂ 可変容量部
５１６ 可変容量用ドライバ
７１７ 遅延部
８１８ インバータ
９０４ アンプ
９０４ａ オペアンプ
９０４ｂ 入力抵抗
９０４ｃ 帰還抵抗
９１５ 可変抵抗部
９１６ ドライバ
９１７ 遅延部
１００１ デジタル乗算器
１００２ デジタルローパスフィルタ
１００３ デジタル積分器
１００４ 位相補償部
１００５ａ，１００５ｂ，１００５ｃ，１００５ｄ バイナリ容量素子
１００６ スイッチ
１１０１ アナログ乗算器
１１０２ アナログローパスフィルタ
１１０３ アナログ積分器
１１０４ Ａ／Ｄ変換器
１２０３ 比較器
１２０４ アップダウンカウンタ
１３０５ａ，１３０５ｂ，１３０５ｃ，１３０５ｄ バイナリ抵抗素子
１３０６ スイッチ

Claims (14)

  1. ＭＥＭＳ静電容量型の加速度センサであって、
    信号検出用の第１ＭＥＭＳ容量対と、
    前記第１容量対とそれぞれ一方の電極同士が接続されて、前記第１ＭＥＭＳ容量対による加速度の検出信号とは逆向きの力を発生させるサーボ電圧が印加されるサーボ制御用の第２ＭＥＭＳ容量対と、
    前記第１ＭＥＭＳ容量対、及び前記第２ＭＥＭＳ容量対の互いに接続されて１つの錘を成す電極と接続して、前記錘上の電荷変化を電圧変化に変換するチャージアンプと、
    前記チャージアンプ出力の電圧変化信号をデジタル化するＡ／Ｄ変換器と、
    前記Ａ／Ｄ変換器の出力から作成された前記加速度による前記錘の変位と逆向きの力を発生させるサーボ値を１ビットに量子化する１ビット量子化器と、
    前記１ビット量子化器の出力をアナログのサーボ電圧に変換して前記第２ＭＥＭＳ容量対へ印加する１ビットＤ／Ａ変換器と、
    前記Ａ／Ｄ変換器の出力と、前記１ビット量子化器の出力に基づき、前記第２ＭＥＭＳ容量対の間の容量値のミスマッチΔＣに比例した信号を出力する相関検波部と、
    前記相関検波部の出力に基づき、前記容量値のミスマッチΔＣによる影響を前記チャージアンプの入力ノード上で相殺する容量制御値を出力する制御部と、
    前記１ビット量子化器の出力を前記サーボ電圧の振幅よりも抑えた電圧振幅に出力するドライバの出力ノードと、前記チャージアンプの入力ノードの間に挿入され、前記制御部の出力の容量制御値に従って容量を制御する可変容量部と、
    を備えたことを特徴とする加速度センサ。
  2. 請求項１に記載の加速度センサにおいて、
    前記相関検波部は、前記Ａ／Ｄ変換器の出力に替えて前記チャージアンプの出力と、前記１ビット量子化器の出力に基づき、前記第２ＭＥＭＳ容量対の間の容量値のミスマッチΔＣに比例した信号を出力することを特徴とする加速度センサ。
  3. 請求項１に記載の加速度センサにおいて、
    前記相関検波部は、前記Ａ／Ｄ変換器の出力に替えて前記チャージアンプの出力信号を増幅するアンプの出力と、前記１ビット量子化器の出力に基づき、前記第２ＭＥＭＳ容量対の間の容量値のミスマッチΔＣに比例した信号を出力することを特徴とする加速度センサ。
  4. 請求項１に記載の加速度センサにおいて、
    前記可変容量部は、前記１ビット量子化器の出力を前記サーボ電圧の振幅よりも抑えた電圧振幅にするドライバに続けて接続された遅延部の前記１ビットＤ／Ａ変換器の応答遅延を模擬する遅延の出力ノードと、前記チャージアンプの入力ノードの間に挿入され、前記制御部の出力の容量制御値に従って容量が制御されることを特徴とする加速度センサ。
  5. ＭＥＭＳ静電容量型の加速度センサであって、
    信号検出用の第１ＭＥＭＳ容量対と、
    前記第１容量対とそれぞれ一方の電極同士が接続されて正側の錘(可動電極部)が構成され、前記第１ＭＥＭＳ容量対による加速度の検出信号とは逆向きの力を発生させるサーボ電圧が印加されるサーボ制御用の第２ＭＥＭＳ容量対と、
    信号検出用の第３ＭＥＭＳ容量対と、
    前記第３容量対とそれぞれ一方の電極同士が接続されて負側の錘(可動電極部)が構成され、前記第３ＭＥＭＳ容量対による加速度の検出信号とは逆向きの力を発生させるサーボ電圧が印加されるサーボ制御用の第４ＭＥＭＳ容量対と、
    前記正側の錘と接続して、前記正側の錘上の電荷変化を電圧変化に変換する第１チャージアンプと、
    前記負側の錘と接続して、前記負側の錘上の電荷変化を電圧変化に変換する第２チャージアンプと、
    前記第１、及び第２チャージアンプの差動出力の電圧変化信号をデジタル化するＡ／Ｄ変換器と、
    前記Ａ／Ｄ変換器の出力から作成された前記加速度による前記錘の変位と逆向きの力を発生させるサーボ値を１ビットに量子化する１ビット量子化器と、
    前記１ビット量子化器の出力をアナログのサーボ電圧に変換して前記第２ＭＥＭＳ容量対、及び前記第４ＭＥＭＳ容量対へ印加する１ビットＤ／Ａ変換器と、
    前記Ａ／Ｄ変換器の出力と、前記１ビット量子化器の出力に基づき、前記第２ＭＥＭＳ容量対、及び前記第４ＭＥＭＳ容量対の間の容量値のミスマッチΔＣに比例した信号を出力する相関検波部と、
    前記相関検波部の出力に基づき、前記容量値のミスマッチΔＣによる影響を前記第１、及び第２チャージアンプの入力ノード上で相殺する差動容量制御値を出力する制御部と、
    前記１ビット量子化器の出力を前記サーボ電圧の振幅よりも抑えた電圧振幅に出力するドライバの出力ノードと、前記第１チャージアンプの入力ノードの間に挿入され、前記制御部の出力の差動容量制御値に従って容量を制御する第１可変容量部と、
    前記１ビット量子化器の出力を前記サーボ電圧の振幅よりも抑えた電圧振幅に出力するドライバの出力ノードと、前記第２チャージアンプの入力ノードの間に挿入され、前記制御部の出力の差動容量制御値に従って容量を制御する第２可変容量部と、
    を備えたことを特徴とする加速度センサ。
  6. 請求項５に記載の加速度センサにおいて、
    前記相関検波部は、前記Ａ／Ｄ変換器の出力に替えて前記第１、または第２チャージアンプの出力と、前記１ビット量子化器の出力に基づき、前記第２ＭＥＭＳ容量対、及び前記第４ＭＥＭＳ容量対の間の容量値のミスマッチΔＣに比例した信号を出力することを特徴とする加速度センサ。
  7. 請求項５に記載の加速度センサにおいて、
    前記第１可変容量部は、前記１ビット量子化器の出力を前記サーボ電圧の振幅よりも抑えた電圧振幅にするドライバに続けて接続された遅延部の前記１ビットＤ／Ａ変換器の応答遅延を模擬する遅延の出力ノードと、前記第１チャージアンプの入力ノードの間に挿入されて、前記制御部の出力の差動容量制御値に従って容量が制御され、
    前記第２可変容量部は、前記１ビット量子化器の出力を前記サーボ電圧の振幅よりも抑えた電圧振幅にするドライバに続けて接続された遅延部の前記１ビットＤ／Ａ変換器の応答遅延を模擬する遅延の出力ノードと、前記第２チャージアンプの入力ノードの間に挿入されて、前記制御部の出力の差動容量制御値に従って容量が制御されることを特徴とする加速度センサ。
  8. 請求項５に記載の加速度センサにおいて、
    前記制御部は、前記相関検波部の出力に基づき、前記容量値のミスマッチΔＣによる影響を前記第１、及び第２チャージアンプの入力ノード上で相殺する共通の容量制御値を出力し、
    前記第２可変容量部は、前記１ビット量子化器の出力を前記サーボ電圧の振幅よりも抑えた電圧振幅にするドライバに続けてインバータが接続された出力ノードと、前記第２チャージアンプの入力ノードの間に挿入され、前記制御部の出力の容量制御値に従って容量が制御されることを特徴とする加速度センサ。
  9. 請求項１に記載の加速度センサにおいて、
    前記チャージアンプ出力の電圧変化信号を増幅するため、オペアンプ、入力抵抗、及び帰還抵抗からなるアンプを更に備え、
    前記制御部は、前記相関検波部の出力に基づき、前記容量値のミスマッチΔＣによる影響を前記オペアンプの反転入力端子ノード上で相殺する抵抗制御値を出力し、
    前記可変容量部に替えて、前記１ビット量子化器の出力を前記サーボ電圧の振幅よりも抑えた電圧振幅にするドライバに続けて接続された遅延部の出力ノードと、前記遅延部の出力ノードと挿入されて、前記制御部の出力の抵抗制御値に従って抵抗値が制御される可変抵抗部が更に備えられていることを特徴とする加速度センサ。
  10. 請求項１乃至９のいずれかの請求項に記載の加速度センサにおいて、
    前記１ビット量子化器に替えて、１．５ビット(３値) 量子化器、又は２ビット以上の量子化器を使用して、
    前記１ビットＤ／Ａ変換器に替えて、１．５ビット(３値) Ｄ／Ａ変換器、又は２ビット以上のＤ／Ａ変換器を使用していることを特徴とする加速度センサ。
  11. 請求項１、または請求項５に記載の加速度センサにおいて、
    前記相関検波部は、入力部よりデジタル乗算器とデジタルローパスフィルタにより構成され、
    前記制御部は、前記相関検波部の出力を入力部より受けて、デジタル積分器と、及び微分(または差分)演算により位相を進めるゼロ点を生成してサーボ制御を安定化する位相補償部により構成され、
    前記可変容量部は、並列接続されたバイナリ容量素子と前記制御部からの制御値に応じて制御されるスイッチにより構成されることを特徴とする加速度センサ。
  12. 請求項２、または請求項６に記載の加速度センサにおいて、
    前記相関検波部は、入力部よりアナログ乗算器とアナログローパスフィルタにより構成され、
    前記制御部は、前記相関検波部の出力を入力部より受けて、アナログ積分器と、及びＡ／Ｄ変換器により構成され、
    前記可変容量部は、並列接続されたバイナリ容量素子と前記制御部からの制御値に応じて制御されるスイッチにより構成されることを特徴とする加速度センサ。
  13. 請求項２、または請求項６に記載の加速度センサにおいて、
    前記相関検波部は、入力部よりアナログ乗算器とアナログローパスフィルタにより構成され、
    前記制御部は、前記相関検波部の出力を入力部より受けて、１ビットＡ／Ｄ変換器の役割を果たす比較器と、及びデジタル積分器の役割を果たすアップダウンカウンタにより構成され、
    前記可変容量部は、並列接続されたバイナリ容量素子と前記制御部からの制御値に応じて制御されるスイッチにより構成されることを特徴とする加速度センサ。
  14. 請求項９に記載の加速度センサにおいて、
    前記相関検波部は、入力部よりデジタル乗算器とデジタルローパスフィルタにより構成され、
    前記制御部は、前記相関検波部の出力を入力部より受けて、デジタル積分器と、及び微分(または差分)演算により位相を進めるゼロ点を生成してサーボ制御を安定化する位相補償部により構成され、
    前記可変抵抗部は、並列接続されたバイナリ抵抗素子と前記制御部からの制御値に応じて制御されるスイッチにより構成されることを特徴とする加速度センサ。
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