JPWO2016021352A1 - 非可逆回路素子 - Google Patents

Abstract

集中定数型の非可逆回路素子において、挿入損失特性を広帯域にわたって小さくすること。直流磁界が印加されるフェライト20に第1中心導体21、第2中心導体22及び第3中心導体23をそれぞれ絶縁状態で交差させて配置し、第1中心導体21の一端を第1ポートP1、第2中心導体22の一端を第2ポートP2、第3中心導体23の一端を第3ポートP3とした非可逆回路素子（サーキュレータ）。第1ポートP1は第1端子41に接続され、第2ポートP2は第2端子42に接続され、第3ポートP3は第3端子43に接続され、中心導体21,22,23のそれぞれの他端は互いに接続されるとともにグランドに接続されている。中心導体21,22,23に対して容量素子C1,C2,C3がそれぞれ並列に接続され、第1中心導体21、第2中心導体22及び第3中心導体23のそれぞれに直列又は並列に容量C1',C2',C3'が設けられている。

Description

本発明は、非可逆回路素子、特に、マイクロ波帯で使用されるアイソレータやサーキュレータなどの非可逆回路素子に関する。

従来より、アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有している。この特性を利用して、例えば、サーキュレータは、携帯電話などの移動体通信機器の送受信回路部に使用されている。

この種の非可逆回路素子として、特許文献１の図１には、第１中心導体、第２中心導体及び第３中心導体の他端をグランドに接続するとともに、該他端とグランドとの間に直列接続されたインダクタ素子と容量素子を接続した集中定数型サーキュレータが記載されている。しかしながら、このようなサーキュレータでは挿入損失特性を広帯域において満足させることが必ずしも十分ではなかった。

また、前記サーキュレータでは、第１中心導体、第２中心導体及び第３中心導体の他端がそれぞれ独立したグランド接続用端子にて、第１中心導体、第２中心導体及び第３中心導体が形成されたフェライトが搭載される基板のグランド電極に接続されるように構成されているため、それぞれの中心導体の一端である三つの信号接続用端子と合わせて都合６個の端子が設けられている。しかし、実装用基板に都合６個の端子を接続するためのランドを設けるとなると、実装用基板の設計に多くの制約が課せられることになるという問題点も有していた。

国際公開第２０１３／１６８７７１号公報

本発明の目的は、挿入損失特性を広帯域にわたって小さくするようにした集中定数型の非可逆回路素子を提供することにある。また、本発明の他の目的は、接続用端子の数を減少させて実装用基板の設計自由度を向上させた非可逆回路素子を提供することにある。

本発明の一形態である非可逆回路素子は、
直流磁界が印加されるフェライトに第１中心導体、第２中心導体及び第３中心導体をそれぞれ絶縁状態で交差させて配置し、
第１中心導体の一端を第１ポート、第２中心導体の一端を第２ポート、第３中心導体の一端を第３ポートとし、
第１ポートは第１端子に接続され、第２ポートは第２端子に接続され、第３ポートは第３端子に接続され、
第１中心導体、第２中心導体及び第３中心導体のそれぞれの他端は互いに接続されるとともにグランドに接続され、
第１中心導体、第２中心導体及び第３中心導体に対して容量素子がそれぞれ並列に接続され、
第１中心導体、第２中心導体及び第３中心導体のそれぞれに直列又は並列に容量が設けられていること、
を特徴とする。

前記非可逆回路素子は、直流磁界が印加されるフェライトに第１中心導体、第２中心導体及び第３中心導体をそれぞれ絶縁状態で交差させて配置した集中定数型である。第２ポートから入力された高周波信号は第１ポートから出力され、第１ポートから入力された高周波信号は第３ポートから出力され、第３ポートから入力された高周波信号は第２ポートから出力される。なお、高周波信号の入出力関係は、永久磁石から印加される直流磁界を反転させることにより、逆転する。

前記非可逆回路素子においては、第１中心導体、第２中心導体及び第３中心導体のそれぞれに直列又は並列に容量が設けられているため、挿入損失特性が広帯域にわたって小さくなる。

前記非可逆回路素子は、前記フェライトの表裏面に複数の導電体層及び絶縁層が積層されており、前記導電体層にて第１中心導体、第２中心導体及び第３中心導体が形成されているとともに、第１中心導体、第２中心導体及び第３中心導体のそれぞれの他端がいま一つの導電体層を介してグランドに接続されていることが好ましい。第１中心導体、第２中心導体及び第３中心導体の他端がいま一つの導電体層でまとめられて一つの接続用端子で済むため、接続用端子の設置個数が減少する。その結果、実装用基板の設計自由度が向上する。

本発明によれば、集中定数型の非可逆回路素子において挿入損失特性が広帯域にわたって小さくなり、また、実装用基板の設計自由度を向上させることも可能である。

第１実施例である非可逆回路素子（３ポート型サーキュレータ）を示す等価回路図である。 第１実施例である非可逆回路素子を示す分解斜視図である。 第１実施例である非可逆回路素子を構成する中心導体組立体を示す分解斜視図である。 第１実施例である非可逆回路素子の特性を示すグラフである。 第２実施例である非可逆回路素子（３ポート型サーキュレータ）を示す等価回路図である。 第２実施例である非可逆回路素子の特性を示すグラフである。 第２実施例である非可逆回路素子において束ね電極の大きさを変更した場合の特性を示すグラフである。 第３実施例である非可逆回路素子（３ポート型サーキュレータ）を構成する中心導体組立体を示す分解斜視図である。 第３実施例である非可逆回路素子の特性を示すグラフである。

以下に、本発明に係る非可逆回路素子の実施例について添付図面を参照して説明する。なお、各図において同じ部材には共通する符号を付し、重複する説明は省略する。

（第１実施例、図１〜図４参照）
第１実施例である非可逆回路素子は、図１に示す等価回路を有する３ポート型サーキュレータである。即ち、永久磁石により矢印Ａ方向に直流磁界が印加されるフェライト２０に第１中心導体２１（Ｌ１）、第２中心導体２２（Ｌ２）及び第３中心導体２３（Ｌ３）をそれぞれ絶縁状態で所定の角度で交差させて配置し、第１中心導体２１の一端を第１ポートＰ１、第２中心導体の一端を第２ポートＰ２、第３中心導体２３の一端を第３ポートＰ３としている。

さらに、各中心導体２１，２２，２３のそれぞれの他端は互いに接続される（第４ポートＰ４）とともに直列に接続されたインダクタ素子Ｌｇと容量素子Ｃｇとを介してグランドに接続されている。各中心導体２１，２２，２３に対して並列に容量素子Ｃ１，Ｃ２，Ｃ３がそれぞれ接続されている。また、各中心導体２１，２２，２３のそれぞれに並列に容量Ｃ１’、Ｃ２’，Ｃ３’が設けられている。ここで、容量Ｃ１’、Ｃ２’，Ｃ３’は各ポートＰ１，Ｐ２，Ｐ３とグランドとの間に接続されている。

さらに、第１ポートＰ１と第１外部接続用端子４１との間には容量素子Ｃｓ１が接続され、第２ポートＰ２と第２外部接続用端子４２との間には容量素子Ｃｓ２が接続され、第３ポートＰ３と第３外部接続用端子４３との間には容量素子Ｃｓ３が接続されている。また、第１外部接続用端子４１と第２外部接続用端子４２との間には容量素子Ｃｊが直列に接続されている。

以上の等価回路からなる３ポート型サーキュレータは、具体的には、図２及び図３に示すように、実装用基板３０と、中心導体組立体１０と、永久磁石２５と、で構成されている。

中心導体組立体１０は、図３に示すように、矩形状のマイクロ波フェライト２０の上下面に導電体層１１ａ〜１１ｇ及び絶縁体層１２ａ〜１２ｅを積層したものである。即ち、フェライト２０の上面に導電体層１１ａを形成し、その上に絶縁層１２ａを形成するとともに導電体層１１ｂを形成し、その上に絶縁層１２ｂを形成するとともに導電体層１１ｃを形成している。また、フェライト２０の下面に導電体層１１ｄを形成し、その下に絶縁層１２ｃを形成するとともに導電体層１１ｅを形成し、その下に絶縁層１２ｄを形成するとともに導電体層１１ｆを形成し、その下に絶縁層１２ｅを形成するとともに導電体層１１ｇを形成している。

詳しくは、上方から順次、導電体層１１ｃには第１中心導体２１を形成する５本の導体２１ａ、接続用端子電極（ポート）Ｐ１〜Ｐ４、多数のビア導体１３が含まれ、接続用端子電極Ｐ１が導体２１ａの一端に接続されている。導電体層１１ｂには第３中心導体２３を形成する５本の導体２３ａ、接続用端子電極（ポート）Ｐ１〜Ｐ４、多数のビア導体１３が含まれ、接続用端子電極Ｐ３が導体２３ａの一端に接続されている。導電体層１１ａには第２中心導体２２を形成する５本の導体２２ａ、接続用端子電極（ポート）Ｐ１〜Ｐ４、多数のビア導体１３が含まれ、接続用端子電極Ｐ２が導体２２ａの一端に接続されている。導電体層１１ｄには第２中心導体２２を形成する４本の導体２２ｂ、接続用端子電極（ポート）Ｐ１〜Ｐ４、多数のビア導体１３が含まれている。導電体層１１ｅには第３中心導体２３を形成する４本の導体２３ｂ、接続用端子電極（ポート）Ｐ１〜Ｐ４、多数のビア導体１３が含まれている。導電体層１１ｆには第１中心導体２１を形成する４本の導体２１ｂ、接続用端子電極（ポート）Ｐ１〜Ｐ４、多数のビア導体１３が含まれている。導電体層１１ｇには平面視で円形状の束ね電極１４、接続用端子電極（ポート）Ｐ１〜Ｐ４、多数のビア導体１３が含まれている。

導体２１ａ，２１ｂが所定のビア導体１３を介してコイル状に接続されて第１中心導体２１を形成する。導体２２ａ，２２ｂが所定のビア導体１３を介してコイル状に接続されて第２中心導体２２を形成する。導体２３ａ，２３ｂが所定のビア導体１３を介してコイル状に接続されて第３中心導体２３を形成する。束ね電極１４は、各中心導体２１，２２，２３の交差部分と、導電体層と絶縁体層の積層方向に重なるように配置され、各中心導体２１，２２，２３との間で容量Ｃ１'，Ｃ２'，Ｃ３'を形成する。

それぞれの導電体層１１ａ〜１１ｇは薄膜導体、厚膜導体、又は、導体箔として形成することができる。各種容量素子やインダクタ素子はチップ部品を使用している（図２参照）。絶縁体層１２ａ〜１２ｅは感光性ガラスを好適に使用することができる。

実装用基板３０は、その上面に、接続用端子電極Ｐ１〜Ｐ４やチップタイプの各種容量素子及びインダクタ素子を実装するための電極（図示せず）が形成されており、図２に示すように、中心導体組立体１０及び永久磁石２５を積み重ねて実装用基板３０上に実装することにより、図１に示す等価回路の３ポート型サーキュレータが形成される。また、実装用基板３０の下面には、図示されていないが、第１外部接続用端子４１、第２外部接続用端子４２、第３外部接続用端子４３及びグランド接続用端子４４が形成されている。

第１実施例である３ポート型サーキュレータにおいて、第２外部接続用端子４２（第２ポートＰ２）から入力された高周波信号は、第１外部接続用端子４１（第１ポートＰ１）から出力され、第１外部接続用端子４１（第１ポートＰ１）から入力された高周波信号は第３外部接続用端子４３（第３ポートＰ３）から出力され、第３外部接続用端子４３（第３ポートＰ３）から入力された高周波信号は第２外部接続用端子４２（第２ポートＰ２）から出力される。

本３ポート型サーキュレータを携帯電話の送受信回路部とアンテナとの間に設置する場合、第１外部接続用端子４１は送信回路に接続され、第２外部接続用端子４２は受信回路に接続され、第３外部接続用端子４３はアンテナに接続される。従って、第２外部接続用端子４２から第１外部接続用端子４１へは信号が伝達されないように構成される。

本３ポート型サーキュレータにおいて、第１外部接続用端子（ＴＸ）４１から第３外部接続用端子（ＡＮＴ）４３への挿入損失特性は図４（Ａ）の曲線Ｘに示すとおりであり、第３外部接続用端子（ＡＮＴ）４３から第２外部接続用端子（ＲＸ）４２への挿入損失特性は図４（Ｂ）の曲線Ｘに示すとおりである。図４（Ａ），（Ｂ）において、曲線Ｙは容量Ｃ１'，Ｃ２'，Ｃ３'を省略した場合の特性を比較例として示している。曲線Ｘ，Ｙを比較すると明らかなように、容量Ｃ１'，Ｃ２'，Ｃ３'を挿入した場合の特性Ｘのほうが広帯域で減衰量の改善が見られる。さらに、本第１実施例のごとく、容量Ｃ１'，Ｃ２'，Ｃ３'を配置することで、各中心導体２１，２２，２３のそれぞれに対して容量の最適化を行うことができ、より広帯域にわたって挿入損失特性を改善できる。

第１外部接続用端子（ＴＸ）４１から第２外部接続用端子（ＲＸ）４２へのアイソレーション特性は図４（Ｃ）の曲線Ｘに示すとおりであり、同図には曲線Ｙで容量Ｃ１'，Ｃ２'，Ｃ３'を省略した場合の特性を比較例として示している。曲線Ｘ、Ｙを比較すると、アイソレーション特性の劣化は見られない。

また、第１中心導体２１、第２中心導体２２及び第３中心導体２３の他端がいま一つの導電体層（束ね電極１４）で一つの接続用端子電極Ｐ４にまとめられている。それゆえ、中心導体組立体１０においては都合四つの接続用端子電極Ｐ１〜Ｐ４で済むため、接続用端子電極の設置個数が減少する。その結果、実装用基板３０の設計自由度が向上する。

ところで、本３ポート型サーキュレータにおいて、挿入損失を広帯域において満足させるためには、中心導体組立体１０と永久磁石２５とからなる磁気回転子と各入出力ポートＰ１，Ｐ２，Ｐ３とのマッチング精度を高める必要がある。このマッチングは、容量Ｃ１’，Ｃ２’，Ｃ３’の直列接続と並列接続を組み合わせると精度が高まる。本実施例では、容量Ｃ１’，Ｃ２’，Ｃ３’を各中心導体２１，２２，２３にそれぞれ並列に設けることにより、容量素子Ｃｓ１，Ｃｓ２，Ｃｓ３の接続と相俟って、各入出力ポートＰ１，Ｐ２，Ｐ３において高精度でのマッチングをとることができる。その結果、磁気回転子と各入出力ポートＰ１，Ｐ２，Ｐ３とのマッチング精度が高まり、ひいては、挿入損失特性を広帯域において満足させることができた。

特に、本実施例のように、フェライト２０に中心導体２１，２２，２３を積層して中心導体組立体１０を構成する場合には、中心導体２１，２２，２３などの積み順などの関係で、磁気回転子と入出力ポートとのマッチング精度が低下する傾向にある。容量Ｃ１’，Ｃ２’，Ｃ３’はこのマッチング精度の低下を補うことができる。

なお、本３ポート型サーキュレータにおいて、挿入損失が広帯域な特性を得られるのは、各中心導体２１，２２，２３の他端をインダクタ素子Ｌｇと容量素子Ｃｇとからなる直列共振回路を介してグランドに接続したことも寄与している。また、容量素子Ｃｊは、第１外部接続用端子４１から第３外部接続用端子４３への挿入損失特性の改善に寄与している。

（第２実施例、図５〜図７参照）
第２実施例である非可逆回路素子は、図５に示す等価回路を有する３ポート型サーキュレータであり、図１に示した前記第１実施例とは基本的に同様の回路構成を有している。異なるのは、各中心導体２１，２２，２３のそれぞれの他端が容量Ｃ１'，Ｃ２'，Ｃ３'を介して互いに接続される（第４ポートＰ４）とともに直列に接続されたインダクタ素子Ｌｇと容量素子Ｃｇとを介してグランドに接続されている点である。

このような等価回路からなる３ポート型サーキュレータは、図２及び図３に示した実装用基板３０と、中心導体組立体１０と、永久磁石２５と、で構成されている。中心導体組立体１０は第１実施例と同じものであり、容量Ｃ１’，Ｃ２’，Ｃ３’は、第１実施例と同様に、束ね電極１４と各中心導体２１，２２，２３との間で形成される。

第２実施例である３ポート型サーキュレータにおける高周波信号の伝達形態は前記第１実施例と同様であり、携帯電話などの送受信回路部とアンテナとの間に設置される。第１外部接続用端子（ＴＸ）４１から第３外部接続用端子（ＡＮＴ）４３への挿入損失特性は図６（Ａ）の曲線Ｘに示すとおりであり、第３外部接続用端子（ＡＮＴ）４３から第２外部接続用端子（ＲＸ）４２への挿入損失特性は図６（Ｂ）の曲線Ｘに示すとおりである。図６（Ａ），（Ｂ）において、曲線Ｙは容量Ｃ１'，Ｃ２'，Ｃ３'を省略した場合の特性を比較例として示している。曲線Ｘ，Ｙを比較すると明らかなように、容量Ｃ１'，Ｃ２'，Ｃ３'を挿入した場合の特性Ｘのほうが広帯域で減衰量の改善が見られる。さらに、本第２実施例のごとく、容量Ｃ１'，Ｃ２'，Ｃ３'を配置することで、各中心導体２１，２２，２３のそれぞれに対して容量の最適化を行うことができ、より広帯域にわたって挿入損失特性を改善できる。

第１外部接続用端子（ＴＸ）４１から第２外部接続用端子（ＲＸ）４２へのアイソレーション特性は図６（Ｃ）の曲線Ｘに示すとおりであり、同図には曲線Ｙで容量Ｃ１'，Ｃ２'，Ｃ３'を省略した場合の特性を比較例として示している。曲線Ｘ、Ｙを比較すると、アイソレーション特性の劣化は見られない。

また、第１中心導体２１、第２中心導体２２及び第３中心導体２３の他端がいま一つの導電体層（束ね電極１４）で一つの接続用端子電極Ｐ４にまとめられている。それゆえ、中心導体組立体１０においては都合四つの接続用端子電極Ｐ１〜Ｐ４で済むため、接続用端子電極の設置個数が減少する。その結果、実装用基板３０の設計自由度が向上する。

なお、本３ポート型サーキュレータにおいて、挿入損失が広帯域な特性を得られるのは、各ポートＰ１，Ｐ２，Ｐ３に容量素子Ｃｓ１，Ｃｓ２，Ｃｓ３を接続するとともに、各中心導体２１，２２，２３の他端をインダクタ素子Ｌｇと容量素子Ｃｇとからなる直列共振回路を介してグランドに接続したことにもよっている。また、容量素子Ｃｊは、第１外部接続用端子４１から第３外部接続用端子４３への挿入損失特性の改善に寄与している。

（束ね電極の大きさ、図７参照）
前記第２実施例である非可逆回路素子において、束ね電極１４の平面視での形状を円形状とし、その直径を０．３ｍｍ、０．４ｍｍ、０．５ｍｍ、０．６ｍｍに変更してその特性をシミュレートした。図７は第１外部接続用端子（ＴＸ）４１から第３外部接続用端子（ＡＮＴ）４３への挿入損失特性を示している。ちなみに、各中心導体２１，２２，２３が平面視で交差している部分は略円形状であり、その直径は０．５ｍｍである。この交差部分は束ね電極１４と平面視で重なっている。

図７において、曲線Ｘ１は束ね電極１４の直径を０．６ｍｍ、曲線Ｘ２は直径を０．５ｍｍ、曲線Ｘ３は直径を０．４ｍｍ、曲線Ｘ４は直径を０．３ｍｍとした場合の挿入損失特性を示している。曲線Ｙは束ね電極１４を配置しない場合、即ち、容量Ｃ１'，Ｃ２'，Ｃ３'を省略した場合の特性を比較例として示している。束ね電極１４を配置したことによる特性はいずれの直径においても好ましい特性を示しており、特に、束ね電極１４の面積が各中心導体２１，２２，２３の交差部分の面積よりも相対的に大きい（直径０．６ｍｍ）場合に、挿入損失特性の改善が顕著である（図７の曲線Ｘ１参照）。

（第３実施例、図８及び図９参照）
図８に第３実施例である非可逆回路素子の中心導体組立体１０を示す。本第３実施例の等価回路は図５に示した第２実施例と同様である。即ち、容量Ｃ１’，Ｃ２’，Ｃ３’を中心導体２１，２２，２３のそれぞれに直列に設けている。この中心導体組立体１０も図３に示したものと同様に、矩形状のマイクロ波フェライト２０の上下面に導電体層１１ａ〜１１ｇ及び絶縁体層１２ａ〜１２ｅを積層したものである。即ち、フェライト２０の上面に導電体層１１ａを形成し、その上に絶縁層１２ａを形成するとともに導電体層１１ｂを形成し、その上に絶縁層１２ｂを形成するとともに導電体層１１ｃを形成している。また、フェライト２０の下面に導電体層１１ｄを形成し、その下に絶縁層１２ｃを形成するとともに導電体層１１ｅを形成し、その下に絶縁層１２ｄを形成するとともに導電体層１１ｆを形成し、その下に絶縁層１２ｅを形成するとともに導電体層１１ｇを形成している。

詳しくは、上方から順次、導電体層１１ｃには第１中心導体２１を形成する５本の導体２１ａ、接続用端子電極（ポート）Ｐ１〜Ｐ４、多数のビア導体１３が含まれ、接続用端子電極Ｐ１が導体２１ａの一端に接続されている。導電体層１１ｂには第３中心導体２３を形成する５本の導体２３ａ、接続用端子電極（ポート）Ｐ１〜Ｐ４、多数のビア導体１３が含まれ、接続用端子電極Ｐ３が導体２３ａの一端に接続されている。導電体層１１ａには第２中心導体２２を形成する５本の導体２２ａ、接続用端子電極（ポート）Ｐ１〜Ｐ４、多数のビア導体１３が含まれ、接続用端子電極Ｐ２が導体２２ａの一端に接続されている。導電体層１１ｄには第１中心導体２１を形成する４本の導体２１ｂ、接続用端子電極（ポート）Ｐ１〜Ｐ４、多数のビア導体１３が含まれている。導電体層１１ｅには第３中心導体２３を形成する４本の導体２３ｂ、接続用端子電極（ポート）Ｐ１〜Ｐ４、多数のビア導体１３が含まれている。導電体層１１ｆには第２中心導体２２を形成する４本の導体２２ｂ、接続用端子電極（ポート）Ｐ１〜Ｐ４、多数のビア導体１３が含まれている。導電体層１１ｇには略三角形状の束ね電極１４、接続用端子電極（ポート）Ｐ１〜Ｐ４、多数のビア導体１３が含まれている。

導体２１ａ，２１ｂが所定のビア導体１３を介してコイル状に接続されて第１中心導体２１を形成する。導体２２ａ，２２ｂが所定のビア導体１３を介してコイル状に接続されて第２中心導体２２を形成する。導体２３ａ，２３ｂが所定のビア導体１３を介してコイル状に接続されて第３中心導体２３を形成する。束ね電極１４は各中心導体２１，２２，２３の交差部分の直下に配置されることで、各中心導体２１，２２，２３との間で容量Ｃ１'，Ｃ２'，Ｃ３'を形成し、この容量Ｃ１'，Ｃ２'，Ｃ３'が分布定数的にサーキュレータ回路に付加される点は前記第２実施例と同様である。

本第３実施例におけるサーキュレータとしての機能は前記第２実施例と基本的に同様であり、同様の作用効果を奏する。特に、図９（Ａ），（Ｂ）において、曲線Ｘ１１は束ね電極１４を三角形状とした場合の挿入損失及びアイソレーションの特性を示す。図９（Ａ），（Ｂ）では、参考のために、前記第２実施例で直径を０．６ｍｍとした束ね電極１４を用いた場合の特性を曲線Ｘ１として重ねて示している。挿入損失特性及びアイソレーション特性について、束ね電極１４の形状としては円形状が最も好ましい改善がみられるが、三角形状であっても好ましい特性を示している。なお、第３実施例での図９に示す特性をシミュレートした際の各種素子の数値は前記第２実施例で示したものと同様である。

（他の実施例）
なお、本発明に係る非可逆回路素子は、前記実施例に限定されるものではなく、その要旨の範囲内で種々に変更することができる。

例えば、中心導体の構成や形状などは任意である。容量Ｃ１'，Ｃ２'，Ｃ３'に関しては、チップタイプの容量素子を実装用基板に配置して用いてもよい。また、素子Ｃ１，Ｃ２，Ｃ３などの各種容量素子や素子Ｌｇなどのインダクタ素子は、チップタイプとして実装用基板上に配置する以外に、実装用基板に内蔵した内部導体で構成してもよい。さらに、束ね電極の平面視での形状や面積は任意であり、円形状や略三角形状以外にも、楕円形状、多角形状などであってもよい。

１０…中心導体組立体
１４…束ね電極
２０…フェライト
２１…第１中心導体
２２…第２中心導体
２３…第３中心導体
２５…永久磁石
４１，４２，４３，４４…端子
Ｐ１，Ｐ２，Ｐ３，Ｐ４…ポート
Ｃ１，Ｃ２，Ｃ３…容量素子
Ｌｇ…インダクタ素子
Ｃｇ，Ｃｊ，Ｃｓ１，Ｃｓ２，Ｃｓ３…容量素子
Ｃ１'，Ｃ２'，Ｃ３'…容量

Claims (10)

1. 直流磁界が印加されるフェライトに第１中心導体、第２中心導体及び第３中心導体をそれぞれ絶縁状態で交差させて配置し、
   第１中心導体の一端を第１ポート、第２中心導体の一端を第２ポート、第３中心導体の一端を第３ポートとし、
   第１ポートは第１端子に接続され、第２ポートは第２端子に接続され、第３ポートは第３端子に接続され、
   第１中心導体、第２中心導体及び第３中心導体のそれぞれの他端は互いに接続されるとともにグランドに接続され、
   第１中心導体、第２中心導体及び第３中心導体に対して容量素子がそれぞれ並列に接続され、
   第１中心導体、第２中心導体及び第３中心導体のそれぞれに直列又は並列に容量が設けられていること、
   を特徴とする非可逆回路素子。
2. 第１中心導体、第２中心導体及び第３中心導体のそれぞれに設けられた前記容量と、第１中心導体、第２中心導体及び第３中心導体のそれぞれに対して並列に接続された前記容量素子とは、並列に接続されていること、を特徴とする請求項１に記載の非可逆回路素子。
3. 第１ポートと第１端子との間、第２ポートと第２端子との間、及び、第３ポートと第３端子との間に、容量素子がそれぞれ直列に接続されていること、を特徴とする請求項１又は請求項２に記載の非可逆回路素子。
4. 第１中心導体、第２中心導体及び第３中心導体のそれぞれに直列に設けられた前記容量とグランドとの間に、直列に接続されたインダクタ素子と容量素子とが接続されていること、を特徴とする請求項１ないし請求項３のいずれかに記載の非可逆回路素子。
5. 第１端子と第２端子との間にいま一つの容量素子が直列に接続されていること、を特徴とする請求項１ないし請求項４のいずれかに記載の非可逆回路素子。
6. 前記フェライトの表裏面に複数の導電体層及び絶縁層が積層されており、
   前記導電体層にて第１中心導体、第２中心導体及び第３中心導体が形成されているとともに、第１中心導体、第２中心導体及び第３中心導体のそれぞれの他端がいま一つの導電体層を介してグランドに接続されていること、
   を特徴とする請求項１に記載の非可逆回路素子。
7. 前記フェライトと前記導電体層と前記絶縁層とで積層体が形成されており、
   第１端子、第２端子、第３端子及び前記いま一つの導電体層に接続された第４端子が前記積層体の側面に形成されていること、
   を特徴とする請求項６に記載の非可逆回路素子。
8. 前記いま一つの導電体層と第１中心導体、第２中心導体及び第３中心導体の交差部分が平面視で重なっていること、を特徴とする請求項６又は請求項７に記載の非可逆回路素子。
9. 前記いま一つの導電体層が平面視で円形又は楕円形であること、を特徴とする請求項６ないし請求項８のいずれかに記載の非可逆回路素子。
10. 前記いま一つの導電体層の平面視面積が第１中心導体、第２中心導体及び第３中心導体の交差部分の平面視面積よりも大きいこと、を特徴とする請求項６ないし請求項９のいずれかに記載の非可逆回路素子。

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