JPWO2015166937A1 - アクティブマトリクス基板及び当該アクティブマトリクス基板を備える表示装置 - Google Patents

アクティブマトリクス基板及び当該アクティブマトリクス基板を備える表示装置 Download PDF

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Abstract

アクティブマトリクス基板を静電気から保護しつつ、額縁領域を狭くする。アクティブマトリクス基板（２０ａ）は、複数の第１配線（ＧＬ）と、複数の第２配線（ＳＬ）と、保護部（５０）とを備える。複数の第１配線は、表示領域（３０）内に形成される。複数の第２配線は、表示領域内に形成され、複数の第１配線と交差する。保護部は、アクティブマトリクス基板を静電気から保護する。保護部は、複数の第１保護回路（５０Ａ）と、導電部（５０Ｂ）とを含む。複数の第１保護回路は、表示領域内で複数の第１配線の各々に接続される。導電部は、表示領域内で複数の第１保護回路の各々に接続される。複数の第１保護回路の各々は、当該第１保護回路が接続された第１配線の電位に応じて、当該第１配線と導電部との間での通電を許容する。

Description

本発明は、アクティブマトリクス基板及び当該アクティブマトリクス基板を備える表示装置に関し、詳しくは、アクティブマトリクス基板を静電気から保護するための構成に関する。
表示領域内に配置された回路素子を静電気から保護する表示装置が提案されている。このような表示装置は、例えば、特開昭６３−１０５５８号公報に開示されている。
上記公報では、走査線と信号線とで囲まれた領域が複数形成される。これら複数の領域は、マトリクス状に配置される。各領域には、表示素子及びアクティブ素子が配置される。これにより、画素が形成される。走査線とアース線との間、及び、信号線とアース線との間には、スイッチング素子が配置される。スイッチング素子により、アクティブ素子が静電気から保護される。
上記公報では、スイッチング素子が表示領域外に配置される。そのため、表示領域の周囲に形成された額縁領域の幅を狭くすることが難しい。
本発明の目的は、アクティブマトリクス基板を静電気から保護しつつ、額縁領域を狭くすることができるアクティブマトリクス基板及び当該アクティブマトリクス基板を備える表示装置を提供することである。
本発明の実施の形態によるアクティブマトリクス基板は、複数の第１配線と、複数の第２配線と、保護部とを備える。複数の第１配線は、表示領域内に形成される。複数の第２配線は、表示領域内に形成され、複数の第１配線と交差する。保護部は、アクティブマトリクス基板を静電気から保護する。保護部は、複数の第１保護回路と、導電部とを含む。複数の第１保護回路は、表示領域内で複数の第１配線の各々に接続される。導電部は、表示領域内で複数の第１保護回路の各々に接続される。複数の第１保護回路の各々は、当該第１保護回路が接続された第１配線の電位に応じて、当該第１配線と導電部との間での通電を許容する。
本発明の実施の形態による表示装置は、上記アクティブマトリクス基板を備える。
本発明の実施の形態によるアクティブマトリクス基板及び表示装置は、アクティブマトリクス基板を静電気から保護しつつ、額縁領域を狭くすることができる。
第１の実施の形態による液晶表示装置の概略構成を示す模式図である。 図１に示すアクティブマトリクス基板の概略構成の一例を示す模式図である。 図１に示すアクティブマトリクス基板の概略構成の他の一例を示す模式図である。 保護回路の回路図である。 保護回路の回路図である。 保護回路の概略構成を示す平面図である。 保護回路の概略構成を示す断面図である。 応用例１に係る保護回路の回路図である。 応用例２に係る保護回路の回路図である。 応用例３に係る保護回路の回路図である。 応用例４に係る保護回路の回路図である。 応用例４に係る保護回路の概略構成を示す平面図である。 応用例４に係る保護回路の概略構成を示す断面図である。 応用例４に係る保護回路の変形例の概略構成を示す平面図である。 液晶の動作モードがＭＶＡモードである場合の画素電極と保護配線との関係の一例を示す平面図である。 液晶の動作モードがＭＶＡモードである場合の画素電極と保護配線との関係の他の一例を示す平面図である。 液晶の動作モードがＰＶＡモードである場合の画素電極と保護配線との関係の一例を示す平面図である。 液晶の動作モードがＰＳＡモードである場合の画素電極と保護配線との関係の一例を示す平面図である。 液晶の動作モードがＰＳＡモードである場合の画素電極と保護配線との関係の他の一例を示す平面図である。 液晶の動作モードがＵＶ２Ａモードである場合の画素電極と保護配線との関係の一例を示す平面図である。 液晶の動作モードがＵＶ２Ａモードである場合のアクティブマトリクス基板側の配向膜の配向方向であって、１画素内の配向方向を示す模式図である。 液晶の動作モードがＵＶ２Ａモードである場合の対向基板側の配向膜の配向方向であって、１画素内の配向方向を示す模式図である。 液晶の動作モードがＵＶ２Ａモードである場合の電圧が印加されたときの液晶分子の配向方向であって、１画素内の液晶分子の配向方向を示す模式図である。 液晶の動作モードがＵＶ２Ａモードである場合の画素電極と保護配線との関係の他の一例を示す平面図である。 液晶の動作モードがＩＰＳモードである場合の画素電極と保護配線との関係の一例を示す平面図である。 液晶の動作モードがＦＦＳモードである場合の画素電極と保護配線との関係の一例を示す平面図である。 液晶の動作モードがＦＦＳモードである場合の保護回路と保護配線との関係の一例を示す平面図である。 液晶の動作モードがＦＦＳモードである場合の保護回路と共通電極との関係の一例を示す断面図である。 液晶の動作モードがＦＦＳモードである場合の画素電極と保護配線との関係の他の一例を示す平面図である。 液晶の動作モードがＦＦＳモードである場合の画素電極と保護配線との関係の他の一例を示す平面図である。 第２の実施の形態による液晶表示装置の概略構成を示す模式図である。 図１６に示すアクティブマトリクス基板の概略構成を示す模式図である。 図１６に示すアクティブマトリクス基板の概略構成を示す模式図である。 ゲートドライバの等価回路の一例を示す図である。 図１９に示すゲートドライバの表示領域内での配置を示す模式図である。 図１９に示すゲートドライバがゲート線の電位を制御するときのタイミングチャートである。 図１６に示すアクティブマトリクス基板の概略構成を示す模式図である。 矩形以外の形状を有する表示パネルの一例を示す模式図である。 矩形以外の形状を有する表示パネルの一例を示す模式図である。 図２４のパネルの一部を示す模式図である。
本発明の実施の形態によるアクティブマトリクス基板は、複数の第１配線と、複数の第２配線と、保護部とを備える。複数の第１配線は、表示領域内に形成される。複数の第２配線は、表示領域内に形成され、複数の第１配線と交差する。保護部は、アクティブマトリクス基板を静電気から保護する。保護部は、複数の第１保護回路と、導電部とを含む。複数の第１保護回路は、表示領域内で複数の第１配線の各々に接続される。導電部は、表示領域内で複数の第１保護回路の各々に接続される。複数の第１保護回路の各々は、当該第１保護回路が接続された第１配線の電位に応じて、当該第１配線と導電部との間での通電を許容する。
上記アクティブマトリクス基板において、第１保護回路は、例えば、第１配線と第２配線との交点での静電気に起因する放電や、第１配線又は第２配線に接続された回路素子での静電気に起因する放電を抑制することができる。特に、アクティブマトリクス基板やアクティブマトリクス基板を備える表示装置を製造するときに、上記放電を抑制することができる。その結果、アクティブマトリクス基板を静電気から保護することができる。
ここで、上記アクティブマトリクス基板においては、複数の第１保護回路が表示領域内に配置される。そのため、複数の第１保護回路を表示領域外に配置する場合と比べて、表示領域の周囲に形成された額縁領域の幅を狭くすることができる。
本発明の実施の形態によるアクティブマトリクス基板において、導電部は、第１配線部と、第２保護回路と、第２配線部とを含む。第１配線部は、表示領域内で第１保護回路に接続される。第２保護回路は、第１配線部に接続される。第２配線部は、第２保護回路に接続される。
この場合、静電気に起因して第１配線の電位が上昇（或いは、降下）したときに、第１保護回路及び第２保護回路により、第１配線の電位を降下（或いは、上昇）させることができる。そのため、第１保護回路だけで第１配線の電位を降下（或いは、上昇）させる場合と比べて、第１配線の電位を降下（或いは、上昇）させ易くなる。
なお、上記アクティブマトリクス基板において、第１配線部は、少なくとも一部が表示領域内に形成されていればよい。
本発明の実施の形態によるアクティブマトリクス基板において、導電部は、第１配線部と、第２保護回路と、第２配線部とを含む。第１配線部は、表示領域内で第１保護回路に接続される。第２保護回路は、第１配線部に接続される。第２配線部は、第２保護回路に接続される。保護部は、複数の第２保護回路をさらに含む。複数の第２保護回路は、複数の第２配線の各々に接続され、且つ、第２配線部に接続される。
この場合、複数の第１配線と複数の第２配線との電位を同じにすることができる。そのため、アクティブマトリクス基板を保護しやすくなる。
なお、上記アクティブマトリクス基板において、第１配線部は、少なくとも一部が表示領域内に形成されていればよい。
本発明の実施の形態によるアクティブマトリクス基板において、導電部は、第１配線部と、第２保護回路と、第２配線部とを含む。第１配線部は、表示領域内で第１保護回路に接続される。第２保護回路は、第１配線部に接続される。第２配線部は、第２保護回路に接続される。保護部は、複数の第３保護回路をさらに含む。複数の第３保護回路は、表示領域内で複数の第１配線の各々に接続され、複数の第１保護回路とは異なる。導電部は、第３配線部と、第４保護回路とをさらに含む。第３配線部は、表示領域内で複数の第３保護回路の各々に接続される。第４保護回路は、第３配線部に接続され、且つ、第２配線部に接続される。
この場合、例えば、静電気によって第１保護回路が損傷する等して、第１保護回路でアクティブマトリクス基板を保護することができなくなった場合に、第３保護回路でアクティブマトリクス基板を保護することができる。
なお、上記アクティブマトリクス基板において、第１配線部及び第３配線部は、少なくとも一部が表示領域内に形成されていればよい。
本発明の実施の形態によるアクティブマトリクス基板において、複数の第１配線は、複数のゲート線を含む。アクティブマトリクス基板は、駆動部をさらに備える。駆動部は、複数のゲート線に接続され、複数のゲート線の電位を制御する。駆動部は、複数のゲートドライバを含む。複数のゲートドライバは、表示領域内に配置され、複数のゲート線の各々に少なくとも１つ接続される。
この場合、ゲートドライバが表示領域内に配置される。そのため、ゲートドライバが表示領域外に配置される場合と比べて、額縁領域の幅を狭くすることができる。
本発明の実施の形態によるアクティブマトリクス基板において、導電部は、第１配線部と、第２保護回路と、第２配線部とを含む。第１配線部は、表示領域内で第１保護回路に接続される。第２保護回路は、第１配線部に接続される。第２配線部は、第２保護回路に接続される。複数の第１配線は、複数のゲート線を含む。アクティブマトリクス基板は、駆動部をさらに備える。駆動部は、複数のゲート線に接続され、複数のゲート線の電位を制御する。駆動部は、複数のゲートドライバを含む。複数のゲートドライバは、表示領域内に配置され、複数のゲート線の各々に少なくとも１つ接続される。複数の第１配線は、複数の内部配線をさらに含む。複数の内部配線は、複数のゲートドライバの各々に少なくとも１つ設けられる。複数の第１保護回路は、複数のゲート線の各々に接続される。保護部は、複数の第４保護回路をさらに含む。複数の第４保護回路は、複数の第１保護回路とは異なる。複数の第４保護回路は、表示領域内で、複数の内部配線の各々に接続され、且つ、第１配線部に接続される。
この場合、ゲートドライバを構成する回路素子での静電気に起因する放電を抑制することができる。また、ゲートドライバが表示領域内に配置されるので、ゲートドライバが表示領域外に配置される場合と比べて、額縁領域の幅を狭くすることができる。
本発明の実施の形態によるアクティブマトリクス基板において、第１保護回路は、第１ダイオードと、第２ダイオードとを含んでいてもよい。ここで、第２ダイオードは、第１ダイオードと並列に配置され、第１ダイオードと逆向きに接続される。
本発明の実施の形態によるアクティブマトリクス基板において、第１保護回路は、第１薄膜トランジスタと、第２薄膜トランジスタとを含んでいてもよい。ここで、第２薄膜トランジスタは、第１薄膜トランジスタと並列に配置される。この場合、第１薄膜トランジスタのソース及びドレインの一方を第１薄膜トランジスタのゲートに接続することにより、第１ダイオードが形成される。第２薄膜トランジスタのソース及びドレインの一方を第２薄膜トランジスタのゲートに接続することにより、第２ダイオードが形成される。
この場合には、半導体プロセスを利用することにより、第１ダイオード及び第２ダイオードを形成することができる。
本発明の実施の形態によるアクティブマトリクス基板は、表示領域内に配置される複数の画素電極をさらに備える。複数の画素電極の各々は、表示に寄与しない部分を含む。導電部は、第１配線部と、第２保護回路と、第２配線部とを含む。第１配線部は、表示領域内で第１保護回路に接続される。第２保護回路は、第１配線部に接続される。第２配線部は、第２保護回路に接続される。第１配線部は、表示に寄与しない部分に重なる部分を含む。
この場合、導電部の一部が画素電極における表示に寄与しない部分と重なる。そのため、画素の光透過率が低下するのを抑えることができる。
本発明の実施の形態によるアクティブマトリクス基板は、表示領域内に配置される複数の画素電極をさらに備える。複数の画素電極の各々は、複数の電極部を含む。複数の電極部は、第１方向に延び、且つ、第１方向と交差する第２方向に並ぶ。複数の電極部の各々における第２方向での端縁は、第１方向と交差する方向に延びる。導電部は、第１配線部と、第２保護回路と、第２配線部とを含む。第１配線部は、表示領域内で第１保護回路に接続される。第２保護回路は、第１配線部に接続される。第２配線部は、第２保護回路に接続される。第１配線部は、第１方向に延び、複数の電極部の何れかに重なる。第１配線部における第２方向での端縁は、第１方向に延びる。
この場合、第１配線部の位置が第２方向にずれても、画素の光透過率が低下し難くなる。
本発明の実施の形態によるアクティブマトリクス基板は、表示領域内に配置される複数の画素電極をさらに備える。複数の画素電極の各々は、表示に寄与する第１部分と、表示に寄与しない第２部分とを含む。導電部は、第１配線部と、第２保護回路と、第２配線部とを含む。第１配線部は、表示領域内で第１保護回路に接続される。第２保護回路は、第１配線部に接続される。第２配線部は、第２保護回路に接続される。第１配線部は、第１部分及び第２部分に重なる部分を含む。
この場合、第１配線部の位置が第２方向にずれても、画素の光透過率が低下し難くなる。
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
［第１の実施の形態］
［液晶表示装置］
図１を参照しながら、本発明の第１の実施の形態による表示装置としての液晶表示装置１０について説明する。図１は、液晶表示装置１０の概略構成を示す図面である。
液晶表示装置１０は、表示パネル２、ソースドライバ３、ゲートドライバ６、表示制御回路４及び電源５を備える。表示パネル２は、アクティブマトリクス基板２０ａと、対向基板２０ｂと、これらの基板間に封入された液晶層（図示略）とを含む。
アクティブマトリクス基板２０ａは、ソースドライバ３及びゲートドライバ６に対して、電気的に接続されている。ソースドライバ３及びゲートドライバ６は、例えば、フレキシブル基板に形成されている。ゲートドライバ６は、アクティブマトリクス基板２０ａに形成されていてもよい。表示制御回路４は、表示パネル２、ソースドライバ３、ゲートドライバ６及び電源５に対して、電気的に接続されている。表示制御回路４は、ソースドライバ３と、ゲートドライバ１６とに対して、制御信号を出力する。制御信号には、例えば、リセット信号、クロック信号、データ信号等が含まれる。電源５は、表示パネル２、ソースドライバ３、ゲートドライバ６及び表示制御回路４に対して、電気的に接続されている。電源５は、表示パネル２、ソースドライバ３、ゲートドライバ６及び表示制御回路４に対して、電源電圧を供給する。
［アクティブマトリクス基板］
図２を参照しながら、アクティブマトリクス基板２０ａについて説明する。図２は、アクティブマトリクス基板２０ａの概略構成を示す模式図である。
アクティブマトリクス基板２０ａにおいては、複数のゲート線ＧＬがＹ方向に略一定の間隔で形成されている。複数のゲート線ＧＬは、ゲートドライバ６に接続されている。
アクティブマトリクス基板２０ａにおいては、複数のデータ線としての複数のソース線ＳＬがＸ方向に略一定の間隔で形成されている。複数のソース線ＳＬは、複数のゲート線ＧＬと交差する。複数のソース線ＳＬは、ソースドライバ３に接続されている。
Ｙ方向で隣り合う２つのゲート線ＧＬと、Ｘ方向で隣り合う２つのソース線ＳＬとで囲まれる領域３２が、１つの画素を形成している。対向基板２０ｂが、例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタを含む場合、各画素は、カラーフィルタのいずれかの色に対応して配置される。つまり、表示パネル２は、複数の画素からなる表示領域３０を有する。
領域３２には、画素電極３４が配置されている。つまり、アクティブマトリクス基板２０ａにおいては、複数の画素電極３４がマトリクス状に配置されている。
領域３２には、回路素子としての薄膜トランジスタ（以下、ＴＦＴ−ＰＩＸ）が配置されている。ＴＦＴ−ＰＩＸにおいて、ゲートはゲート線ＧＬに接続されている。ソースは、ソース線ＳＬに接続されている。ドレインは、画素電極３４に接続されている。
液晶表示装置１０においては、ゲートドライバ６により、複数のゲート線ＧＬを順次走査する。ソースドライバ３により、各ソース線ＳＬにデータ信号を供給する。これにより、表示パネル２に画像が表示される。
［静電気対策］
図２を参照しながら、アクティブマトリクス基板２０ａを保護する保護部５０について説明する。図２に示す例では、複数（本実施形態では、２つ）の保護部５０が配置されているが、保護部５０は１つであってもよい。
保護部５０は、複数の保護回路５０Ａと、導電部５０Ｂとを含む。
複数の保護回路５０Ａの各々は、ゲート線ＧＬとソース線ＳＬとの交点の近傍に配置されている。特に本実施形態では、複数の保護回路５０Ａの各々は、領域３２に配置されている。つまり、複数の領域３２の各々に、１つの保護回路５０Ａが配置されている。これら複数の領域３２は、同じ列に配置されている。保護回路５０Ａの詳細については、後述する。
導電部５０Ｂは、保護配線５２と、共通配線５４と、保護回路５６とを含む。
保護配線５２は、導電性を有する材料からなる。保護配線５２は、例えば、金属膜であってもよいし、透明導電膜であってもよい。保護配線５２は、アクティブマトリクス基板２０ａに形成される。保護配線５２は、例えば、ソース線ＳＬと同じ層に形成される。保護配線５２は、ソース線ＳＬと平行に形成される。保護配線５２は、複数の領域３２に亘って形成される。つまり、保護配線５２は、複数のゲート線ＧＬと交差する。
共通配線５４は、導電性を有する材料からなる。共通配線５４は、例えば、金属膜であってもよいし、透明導電膜であってもよい。共通配線５４は、アクティブマトリクス基板２０ａに形成される。共通配線５４は、表示領域３０の周辺に形成される。つまり、共通配線５４は、額縁領域に形成される。共通配線５４は、例えば、ゲート線ＧＬと同じ層に形成される。共通配線５４は、ゲート線ＧＬと平行に形成される。
保護回路５６は、保護配線５２と、共通配線５４とを接続する。図２に示す例では、保護回路５６は、２つのダイオードを逆向きに並列接続したものであるが、保護回路５６は、このような構成に限定されない。保護回路５６は、表示領域の周辺に形成されている。つまり、保護回路５６は、額縁領域に形成されている。
図３〜図６を参照しながら、保護回路５０Ａについて説明する。図３及び図４は、保護回路５０Ａの回路図である。図５は、保護回路５０Ａの概略構成を示す平面図である。図６は、保護回路５０Ａの概略構成を示す断面図である。
図３に示すように、保護回路５０Ａは、ダイオード５８Ａ及びダイオード５８Ｂを含む。ダイオード５８Ｂは、ダイオード５８Ａと並列に配置され、ダイオード５８Ａと逆向きに接続されている。
図４に示す構成により、ダイオード５８Ａ及びダイオード５８Ｂが実現される。保護回路５０Ａは、２つの薄膜トランジスタ（以下、ＴＦＴ−Ｐ１及びＴＦＴ−Ｐ２とする）を含む。ＴＦＴ−Ｐ１及びＴＦＴ−Ｐ２は、並列に配置される。
ＴＦＴ−Ｐ１では、ソースＳ１がゲートＧ１に接続されている。つまり、ゲートＧ１とソースＳ１が短絡している。要するに、ゲートＧ１とソースＳ１とがダイオード接続されている。これにより、ダイオード５８Ａが実現されている。ソースＳ１は、保護配線５２に接続されている。ドレインＤ１は、ゲート線ＧＬに接続されている。
ＴＦＴ−Ｐ２では、ソースＳ２がゲートＧ２に接続されている。つまり、ゲートＧ２とソースＳ２が短絡している。要するに、ゲートＧ２とソースＳ２とがダイオード接続されている。これにより、ダイオード５８Ｂが実現されている。ソースＳ２は、ゲート線ＧＬに接続されている。ドレインＤ２は、保護配線５２に接続されている。
図５及び図６に示すように、ゲートＧ１及びゲートＧ２は、ベース基板６０に接して形成されている。ベース基板６０は、アクティブマトリクス基板２０ａに含まれる。ゲートＧ１及びゲートＧ２は、図５に示すように、ベース基板６０の面内方向に離れて配置され、互いに平行である。ゲートＧ１及びゲートＧ２は、例えば、金属膜であってもよいし、透明導電膜であってもよい。
ゲートＧ１及びゲートＧ２は、絶縁層６２で覆われている。絶縁層６２は、例えば、シリコン酸化膜であってもよいし、シリコン窒化膜であってもよい。
絶縁層６２に接して、半導体層６４Ａ及び半導体層６４Ｂが形成されている。半導体層６４Ａ及び半導体層６４Ｂは、例えば、アモルファスシリコンからなる。半導体層６４Ａ及び半導体層６４Ｂは、チャネルを形成する。半導体層６４Ａ及び半導体層６４Ｂは、図５に示すように、ベース基板６０の面内方向に離れて配置され、互いに平行である。半導体層６４Ａは、平面視で、ゲートＧ１に重なる。半導体層６４Ｂは、図５に示すように、平面視で、ゲートＧ２に重なる。
半導体層６４Ａ、６４Ｂ及び絶縁層６２に接して、ソースＳ１及びソースＳ２が形成されている。ソースＳ１及びソースＳ２は、例えば、金属膜であってもよいし、透明導電膜であってもよい。図５に示すように、ソースＳ１の一部がゲートＧ１に重なる。ソースＳ２の一部がゲートＧ２に重なる。絶縁層６２には、ソースＳ１とゲートＧ１とが重なる領域において、コンタクトホールＣＨ１が形成されている。絶縁層６２には、ソースＳ２とゲートＧ２とが重なる領域において、コンタクトホールＣＨ２が形成されている。コンタクトホールＣＨ１を介して、ソースＳ１がゲートＳ１に接続されている。コンタクトホールＣＨ２を介して、ソースＳ２がゲートＳ２に接続されている。ソースＳ１は、ドレインＤ２に接続されている。ドレインＤ２は、図５に示すように、平面視で、半導体層６４Ａ及び半導体層６４Ｂに重なる。ソースＳ２は、ドレインＤ１に接続されている。ドレインＤ１は、図５に示すように、平面視で、半導体層６４Ａ及び半導体層６４Ｂに重なる。
ソースＳ１及びソースＳ２は、絶縁層６６で覆われている。絶縁層６６は、例えば、シリコン酸化膜であってもよいし、シリコン窒化膜であってもよい。
ゲートＧ１には、ゲート線ＧＬが接続されている。ソースＳ２には、保護配線５２が接続されている。
[保護部の動作]
保護部５０は、例えば、アクティブマトリクス基板２０ａを製造するときに、アクティブマトリクス基板２０ａを静電気から保護する。具体的には、以下のとおりである。
静電気に起因して、ゲート線ＧＬの電位がプラス方向に変化する場合を想定する。この場合、ゲートＧ２の電位が高くなる。これにより、ＴＦＴ−Ｐ２がオンになる。その結果、ゲート線ＧＬから保護配線５２に電流が流れ、ゲート線ＧＬの電位が低くなる。つまり、ゲート線ＧＬの電位が所定の電位（例えば、変化する前の電位）に近づく。
静電気に起因して、ゲート線ＧＬの電位がマイナス方向に変化する場合を想定する。この場合、ゲートＧ１の電位が相対的に高くなる。これにより、ＴＦＴ−Ｐ１がオンになる。その結果、ゲート線ＧＬから保護配線５２に電流が流れ、ゲート線ＧＬの電位が低くなる。つまり、ゲート線ＧＬの電位が所定の電位（例えば、変化する前の電位）に近づく。
なお、ゲートドライバ６によってゲート線ＧＬが選択されていることを示す信号（ゲート選択信号）がゲート線ＧＬを流れる場合には、ゲート線ＧＬの電位は高くなるが、ＴＦＴ−Ｐ２がオンになることはない。つまり、ゲート選択信号は、ゲート線ＧＬだけに流れ、保護配線５２及び共通配線５４には流れない。
上述のようにして、静電気に起因する電流がゲート線ＧＬから保護配線５２に流れる。ゲート線ＧＬから保護配線５２に流れてきた電流（静電気に起因する電流）は、保護回路５６を介して、共通配線５４に流れる。
保護回路５６は、図２に示すように、２つのダイオードを並列に配置し、且つ、逆向きに接続した構成を有する。保護回路５６の構成として、例えば、図４に示す構成を採用することができる。この場合、保護回路５６は、保護回路５０Ａと同じように動作する。
ここで、ソース線ＳＬは、図４に示すように、保護回路５９を介して、共通配線５４に接続されている。保護回路５９は、図２に示すように、２つのダイオードを並列に配置し、且つ、逆向きに接続した構成を有する。保護回路５９の構成として、例えば、図４に示す構成を採用することができる。この場合、保護回路５９は、保護回路５０Ａと同じように動作する。静電気に起因して、ソース線ＳＬの電位が変化した場合には、ゲート線ＧＬの場合と同様に、静電気に起因する電流がソース線ＳＬから共通配線５４に流れる。これにより、全てのゲート線ＧＬと全てのソース線ＳＬとが同じ電位になる。その結果、静電気に起因して、例えば、ゲート線ＧＬとソース線ＳＬとの交点で放電したり、ＴＨＴ−ＰＩＸで放電したりするのを抑制できる、つまり、アクティブマトリクス基板２０ａを静電破壊から保護することができる。
液晶表示装置１０においては、保護回路５０Ａが表示領域３０内に配置されている。そのため、保護回路５０Ａが額縁領域に配置されている場合と比べて、額縁領域の幅を狭くすることができる。
［第１の実施の形態の応用例］
図２Ａに示すように、ゲート線ＧＬを、保護回路５６を介して、共通配線５４Ｇに接続し、且つ、ソース線ＳＬを、保護回路５９を介して、共通配線５４Ｓに接続してもよい。共通配線５４Ｇは、保護回路５９Ｇを介して、共通電極６１に接続してもよい。共通配線５４Ｓは、保護回路５９Ｓを介して、共通電極６１に接続してもよい。
［保護回路の応用例１］
図７Ａを参照しながら、表示領域３０内に配置される保護回路の応用例１について説明する。応用例１に係る保護回路５０Ａ１は、保護回路５０Ａと比べて、ＴＦＴ−Ｐ１が２つの薄膜トランジスタ（以下、ＴＦＴ−Ｐ１１及びＴＦＴ−Ｐ１２とする）からなる。
ＴＦＴ−Ｐ１１及びＴＦＴ−Ｐ１２は、直列に接続されている。ＴＦＴ−Ｐ１１とＴＦＴ−Ｐ１２との間には、導電体７０が配置されている。ＴＦＴ−Ｐ１１のドレインＤ１１は、導電体７０に接続されている。ＴＦＴ−Ｐ１２のソースＳ１１は、導電体７０に接続されている。ＴＦＴ−Ｐ１１のソースＳ１１は、保護配線５２に接続されている。ＴＦＴ−Ｐ１２のドレインＤ１２は、ゲート線ＧＬに接続されている。ＴＦＴ−Ｐ１１のゲートＧ１１は、保護配線５２に接続されている。ＴＦＴ−Ｐ１２のゲートＧ１２は、ゲート線ＧＬに接続されている。
応用例１に係る保護回路５０Ａ１は、保護回路５０Ａと比べて、ＴＦＴ−Ｐ２のゲートＧ２が導電体７０に接続されている。
保護回路５０Ａ１の動作は、以下のとおりである。
静電気に起因して、ゲート線ＧＬの電位がプラス方向に変化する場合を想定する。この場合、ゲートＧ１２の電位が高くなる。これにより、ＴＦＴ−Ｐ１２がオンになる。その結果、ゲートＧ２の電位が高くなる。
このとき、ゲートＧ１１は、保護配線５２に接続されている。そのため、ゲートＧ１１の電位は高くならない。その結果、ゲートＧ２の電位は、高い状態が維持される。
このようにして、ゲートＧ２の電位が高くなることで、ＴＦＴ−Ｐ２がオンになる。その結果、ゲート線ＧＬから保護配線５２に電流が流れ、ゲート線ＧＬの電位が低くなる。
［保護回路の応用例２］
図７Ｂを参照しながら、表示領域３０内に配置される保護回路の応用例２について説明する。応用例２に係る保護回路５０Ａ２は、保護回路５０Ａ１と比べて、ゲートＧ１１及びゲートＧ１２が電気的に孤立している。つまり、ゲートＧ１１及びゲートＧ１２は、何れの導電体にも接続されていない。
保護回路５０Ａ２の動作は、以下のとおりである。
静電気に起因して、ゲート線ＧＬの電位がプラス方向に変化する場合を想定する。この場合、寄生容量Ｃ１ＧＳ、Ｃ１ＧＤ、Ｃ２ＧＳ、Ｃ２ＧＤにより、ゲートＧ１１及びゲートＧ１２の電位が高くなる。そのため、ＴＦＴ−Ｐ１１及びＴＦＴ−Ｐ１２がオンになる。その結果、導電体７０の電位が高くなる。このようにして、導電体７０の電位が高くなることにより、ＴＦＴ−Ｐ２がオンになる。その結果、ゲート線ＧＬから保護配線５２に電流が流れ、ゲート線ＧＬの電位が低くなる。
［保護回路の応用例３］
図７Ｃを参照しながら、表示領域３０内に配置される保護回路の応用例３について説明する。応用例３に係る保護回路５０Ａ３は、保護回路５０Ａ２と比べて、ＴＦＴ−Ｐ２のゲートＧ２と、導電体７０との間に、容量Ｃ１が配置されている。
保護回路５０Ａ３は、保護回路５０Ａ２と同様に動作する。ここで、保護回路５０Ａ３では、容量Ｃ１が配置されている。これにより、容量Ｃ１の充放電に要する時間だけ、ＴＦＴ−Ｐ１がオンになっている状態を長くすることができる。
［保護回路の応用例４］
図７Ｄを参照しながら、表示領域３０内に配置される保護回路の応用例４について説明する。応用例４に係る保護回路５０Ａ４は、ゲート線ＧＬと保護配線５２との間に配置される抵抗ＥＲによって実現される。
図８Ａ及び図８Ｂを参照しながら、抵抗ＥＲについて説明する。ゲート線ＧＬは、ベース基板６０に接して形成されている。ゲート線ＧＬは、例えば、金属膜である。ゲート線ＧＬは、延出部７４を含む。
ゲート線ＧＬは、絶縁層６２で覆われている。絶縁層６２に接して、保護配線５２が形成されている。保護配線５２は、例えば、金属膜である。保護配線５２は、延出部７２を含む。保護配線５２は、絶縁層６４で覆われている。
絶縁層６４に接して、接続配線７６が形成されている。接続配線７６は、例えば、透明導電膜である。図８Ａに示すように、接続配線７６は、延出部７２及び延出部７４に重なる。
絶縁層６４には、接続配線７６が延出部７２に重なる領域、及び、接続配線７６が延出部７４に重なる領域において、コンタクトホールＣＨ３、ＣＨ４が形成されている。コンタクトホールＣＨ３を介して、接続配線７６が延出部７２に接続されている。コンタクトホールＣＨ４を介して、接続配線７６が延出部７４に接続されている。
抵抗ＥＲは、接続配線７６と延出部７２との接触抵抗、及び、接続配線７６と延出部７４との接触抵抗により、実現される。
抵抗ＥＲを大きくするために、例えば、接触配線７６と延出部７２との接触抵抗を大きくしてもよい。
図８Ｃを参照して、延出部７２は、複数（本実施形態では、３つ）の延出部７２Ａ、７２Ｂ、７２Ｃからなる。延出部７２Ａは、保護配線５２に接続されている。延出部７２Ｂは、所定の隙間を介して、延出部７２Ａの隣に位置する。延出部７２Ｃは、所定の隙間を介して、延出部７２Ｂの隣に位置する。延出部７２Ａ、延出部７２Ｂ及び延出部７２Ｃは、同じ層に形成されている。
図８Ｃを参照して、接続配線７６は、複数（本実施形態では、３つ）の接続配線７６Ａ、７６Ｂ、７６Ｃからなる。接続配線７６Ａは、延出部７４及び延出部７２Ｃに重なる。接続配線７６Ｂは、所定の隙間を介して、接続配線７６Ａの隣に位置する。接続配線７６Ｂは、延出部７２Ｃ及び延出部７２Ｂに重なる。接続配線７６Ｃは、所定の隙間を介して、接続配線７６Ｂの隣に位置する。接続配線７６Ｃは、延出部７２Ｂ及び延出部７２Ａに重なる。接続配線７６Ａ、接続配線７６Ｂ及び接続配線７６Ｃは、同じ層に形成されている。
絶縁層６４には、接続配線７６Ａが延出部７４に重なる領域、接続配線７６Ａが延出部７２Ｃに重なる領域、接続配線７６Ｂが延出部７２Ｃに重なる領域、接続配線７６Ｂが延出部７２Ｂに重なる領域、接続配線７６Ａが延出部７２Ｂに重なる領域、及び、接続配線７６Ａが延出部７２Ａに重なる領域に、コンタクトホールＣＨ１１〜ＣＨ１６が形成されている。コンタクトホールＣＨ１１を介して、接続配線７６Ａが延出部７４に接続されている。コンタクトホールＣＨ１２を介して、接続配線７６Ａが延出部７２Ｃに接続されている。コンタクトホールＣＨ１３を介して、接続配線７６Ｂが延出部７２Ｃに接続されている。コンタクトホールＣＨ１４を介して、接続配線７６Ｂが延出部７２Ｂに接続されている。コンタクトホールＣＨ１５を介して、接続配線７６Ａが延出部７２Ｂに接続されている。コンタクトホールＣＨ１６を介して、接続配線７６Ａが延出部７２Ａに接続されている。
図８Ｃに示す例では、抵抗ＥＲは、接続配線７６Ａと延出部７４との接触抵抗、接続配線７６Ａと延出部７２Ｃとの接触抵抗、接続配線７６Ｂと延出部７２Ｃとの接触抵抗、接続配線７６Ｂと延出部７２Ｂとの接触抵抗、接続配線７６Ａと延出部７２Ｂとの接触抵抗、及び、接続配線７６Ａと延出部７２Ａとの接触抵抗により、実現される。したがって、各接触抵抗の大きさを適当に設定することにより、図８Ａに示す例よりも、抵抗ＥＲを大きくすることができる。
［画素電極と保護配線との関係］
上述のように、保護配線５２は、複数の領域３２に亘って形成される。そのため、保護配線５２を形成することによる画素の光透過率の低下を抑える必要がある。以下、液晶の動作モードごとに、画素電極３４と保護配線５２との関係を説明する。なお、以下に説明する画素電極３４の形状は一例である。
［ＭＶＡモード］
図９は、液晶の動作モードがＭＶＡ（Multi Domain Vertical Alignment）モードであ
る場合の画素電極３４と保護配線５２との関係の一例を示す。図９に示す例では、画素電極３４は、複数のスリット３４Ａを有する。これにより、画素電極３４は、複数の電極部３４Ｂを有する。隣り合う２つの電極部３４Ｂ、３４Ｂは、連結部３４Ｃによって連結されている。複数のスリット３４Ａの各々は、平面視において、対向基板２０ｂに設けられた複数のリブ８０とは異なる位置に形成されている。スリット３４Ａ及びリブ８０は、液晶分子の配向の境界に位置する。そのため、スリット３４Ａ及びリブ８０が形成された位置では、光の透過率が低い。つまり、スリット３４Ａ及びリブ８０は、表示に寄与しない部分となる。
図９に示す例では、保護配線５２は、スリット３４Ａが形成された位置に配置されている。上述のように、スリット３４Ａが形成された位置では、光の透過率が低い。そのため、保護配線５２によって画素の光透過率が低下するのを抑制できる。
図９に示す例では、保護配線５２がスリット３４の位置に形成されている場合と、保護配線５２がスリット３４の位置からずれた場合とで、画素の光透過率にばらつきが生じる。そこで、図９Ａに示すように、保護配線５２のＸ方向での端縁５２Ａを、電極部３４ＢのＸ方向での端縁３４Ｂ１と交差させる。これにより、保護配線５２の位置がＸ方向にずれても、画素の光透過率がばらつき難くなる。なお、図９Ａに示す例では、リブ８０の図示は省略している。
［ＰＶＡモード］
図１０は、液晶の動作モードがＰＶＡ（Patterned Vertical Alignment）モードである場合の画素電極３４と保護配線５２との関係の一例を示す。図１０に示す例では、画素電極３４は、複数のスリット３４Ａを有する。これにより、画素電極３４は、複数の電極部３４Ｂを有する。隣り合う２つの電極部３４Ｂ、３４Ｂは、連結部３４Ｃによって連結されている。複数のスリット３４Ａの各々は、平面視において、対向基板２０ｂに設けられた複数のスリット８１とは異なる位置に形成されている。複数のスリット８１は、対向基板２０ｂに設けられた対向電極に形成されている。スリット３４Ａ及びスリット８１は、液晶分子の配向の境界に位置する。そのため、スリット３４Ａ及びスリット８１が形成された位置では、光の透過率が低い。つまり、スリット３４Ａ及びスリット８１は、表示に寄与しない部分となる。
図１０に示す例では、保護配線５２は、スリット３４Ａが形成された位置に配置されている。上述のように、スリット３４Ａが形成された位置では、光の透過率が低い。そのため、保護配線５２によって画素の光透過率が低下するのを抑制できる。
なお、図１０に示す例においても、図９Ａに示す場合と同様に、保護配線５２を配置してもよい。
［ＰＳＡモード］
図１１は、液晶の動作モードがＰＳＡ（Polymer Sustained Alignment）モードである
場合の画素電極３４と保護配線５２との関係の一例を示す。図１１に示す例では、画素電極３４は、複数のスリット３４Ｄを有する。これにより、画素電極３４は、複数の電極部３４Ｅと、電極部３４Ｆと、電極部３４Ｇとを有する。複数の電極部３４Ｅの各々は、Ｘ方向及びＹ方向と交差する方向に延びる。電極部３４Ｆは、Ｘ方向に延びる。電極部３４Ｇは、Ｙ方向に延びる。複数の電極部３４Ｅの各々は、電極部３４Ｆ又は電極部３４Ｇの何れかに接続されている。電極部３４Ｆは、電極部３４Ｇに接続されている。電極部３４Ｆは、電極部３４Ｇと交差している。電極部３４Ｆ及び電極部３４Ｇは、液晶分子の配向の境界に位置する。そのため、電極部３４Ｆ及び電極部３４Ｇが形成された位置では、暗線が発生する。つまり、電極部３４Ｆ及び電極部３４Ｇは、表示に寄与しない部分となる。
図１１に示す例では、保護配線５２は、電極部３４Ｇと重なる位置に配置されている。上述のように、電極部３４Ｇが形成された位置では、暗線が発生する。そのため、保護配線５２によって画素の光透過率が低下するのを抑制できる。
図１１に示す例では、保護配線５２が電極部３４Ｇの位置に形成されている場合と、保護配線５２が電極部３４Ｇの位置からずれた場合とで、画素の光透過率にばらつきが生じる。そこで、図１１Ａに示すように、保護配線５２のＸ方向での端縁５２Ａを、電極部３４ＤのＸ方向での端縁３４Ｂ１と交差させる。これにより、保護配線５２の位置がＸ方向にずれても、画素の光透過率がばらつき難くなる。
［ＵＶ２Ａモード］
図１２は、液晶の動作モードがＵＶ２Ａ（Ultra-violet induced multi-domain Vertical Alignment）モードである場合の画素電極３４と保護配線５２との関係の一例を示す。図１２に示す例では、画素電極３４と重なる位置に、暗線領域８２、つまり、表示に寄与しない部分が形成される。その理由について、図１２Ａ〜図１２Ｃを参照しながら説明する。
図１２Ａは、アクティブマトリクス基板２０ａ側の配向膜における配向方向であって、１画素内の配向方向を示す。図１２Ａに示す例では、１画素内の左半分と右半分とで配向方向が逆になっている。配向方向が異なることにより、液晶分子８４にチルト角を与える方向が異なる。
図１２Ｂは、対向基板２０ｂ側の配向膜における配向方向であって、１画素内の配向方向を示す。図１２Ｂに示す例では、１画素内の上半分と下半分とで配向方向が逆になっている。配向方向が異なることにより、液晶分子８４にチルト角を与える方向が異なる。対向基板２０ｂ側の配向膜の配向方向は、アクティブマトリクス基板２０ａ側の配向膜の配向方向と直交している。
図１２Ｃは、電圧が印加されたときの１画素内における液晶分子８４の配向方向を示す。図１２Ｃに示すように、領域Ａ１、領域Ｂ１、領域Ｃ１及び領域Ｄ１では、液晶分子８４の配向方向が異なる。そのため、暗線領域８２が形成される。
図１２に示す例では、保護配線５２は、暗線領域８２と重なる位置に配置されている。そのため、保護配線５２によって画素の光透過率が低下するのを抑制できる。
図１２に示す例では、保護配線５２が暗線領域８２に重なる場合と、保護配線５２が暗線領域８２に重ならない場合とで、画素の光透過率にばらつきが生じる。そこで、図１２Ｄに示すように、保護配線５２が、暗線領域８２と、暗線領域８２以外の領域とに重なるようにする。つまり、保護配線５２が、表示に寄与しない部分と、表示に寄与する部分とに重なるようにする。これにより、保護配線５２の位置がＸ方向にずれても、画素の光透過率がばらつき難くなる。
［ＩＰＳモード］
図１３は、液晶の動作モードがＩＰＳ（In-Plane Switching）モードである場合の画素電極３４と保護配線５２との関係の一例を示す。図１３に示す例では、画素電極３４は、複数の電極部３４Ｈと、連結部３４Ｉとを備える。複数の電極部３４Ｈは、Ｙ方向に延び、且つ、Ｘ方向に並んで配置される。連結部３４Ｉは、複数の電極部３４Ｈの長さ方向一端を連結する。
共通電極８６は、ゲート線ＧＬと同じ層に形成されている。共通電極８６は、複数の電極部８６Ａと、連結部８６Ｂとを備える。複数の電極部８６Ａは、Ｙ方向に延び、且つ、Ｘ方向に並んで配置される。複数の電極部８６Ａと複数の電極部３４Ｈとは、平面視で交互に並んでいる。連結部８６Ｂは、複数の電極部８６Ａの長さ方向の一端を連結する。
保護配線５２は、複数の電極部８６Ａの１つと、保護回路５０Ａとを接続する。
図１３に示す例では、保護配線５２は、画素電極３４及び共通電極８６と重ならない位置に形成される。そのため、保護配線５２によって画素の光透過率が低下するのを抑制できる。
［ＦＦＳモード］
図１４は、液晶の動作モードがＦＦＳ（Fringe Field Switching）モードである場合の画素電極３４と保護配線５２との関係の一例を示す。図１４に示す例では、画素電極３４は、複数の電極部３４Ｊと、一対の連結部３４Ｋ、３４Ｋとを備える。複数の電極部３４Ｊは、Ｙ方向に延び、且つ、Ｘ方向に並んで配置される。一対の連結部３４Ｋ、３４Ｋは、Ｘ方向に延びる。一方の連結部３４Ｋは、複数の電極部３４Ｊの長さ方向の一端を連結する。他方の連結部３４Ｋは、複数の電極部３４Ｊの長さ方向の他端を連結する。画素電極３４は、平面視で、共通電極８８と重なる。保護配線５２は、コンタクトホールＣＨ２１を介して、共通電極８８に接続されている。
図１４Ａ及び図１４Ｂを参照しながら、保護回路５０Ａと、保護配線５２と、共通電極８８との関係について説明する。図１４に示す例では、保護回路５０Ａは、図５及び図６に示す構成を有する。したがって、保護回路５０Ａについての説明は省略する。なお、ドレインＤ２はソース保護配線５２に接続されている。
絶縁層６６に接して、共通電極８８が形成されている。共通電極８８は、例えば、透明導電膜からなる。絶縁層６６には、保護配線５２が形成された位置において、コンタクトホールＣＨ２１が形成されている。コンタクトホールＣＨ２１を介して、保護配線５２が共通電極８８に接続されている。
共通電極８８は、絶縁層９０によって覆われている。絶縁層９０は、例えば、シリコン酸化膜であってもよいし、シリコン窒化膜であってもよいし、有機樹脂膜であってもよい。絶縁層９０に接して、画素電極３４が形成されている。
図１４に示す例では、保護配線５２は、画素電極３４と重ならない位置に形成される。そのため、保護配線５２によって画素の光透過率が低下するのを抑制できる。
図１５は、液晶の動作モードがＦＦＳモードである場合の画素電極３４と保護配線５２との関係の他の一例を示す。図１５に示す例は、図１４に示す例と比べて、保護配線５２が画素電極３４と交差する。例えば、後述する第２の実施の形態で説明するように、表示領域内にゲートドライバを配置する場合には、保護配線５２として、画素の光透過率を調整するためのダミー配線を利用すればよい。
図１５Ａは、液晶の動作モードがＦＦＳモードである場合の画素電極３４と保護配線５２との関係の他の一例を示す。図１５Ａに示す例では、図１５に示す例と比べて、保護配線５２のＸ方向での端縁５２Ａを、電極部３４ＪのＸ方向での端縁３４Ｊ１と交差させる。これにより、保護配線５２の位置がＸ方向にずれても、画素の光透過率がばらつき難くなる。
［第２の実施の形態］
［液晶表示装置］
図１６を参照しながら、本発明の第２の実施の形態による表示装置としての液晶表示装置１について説明する。図１６は、液晶表示装置１の概略構成を示す図面である。
液晶表示装置１は、表示パネル２、ソースドライバ３、表示制御回路４及び電源５を備える。表示パネル２は、アクティブマトリクス基板２０ａと、対向基板２０ｂと、これらの基板間に封入された液晶層（図示略）とを含む。
アクティブマトリクス基板２０ａは、ソースドライバ３に対して、電気的に接続されている。ソースドライバ３は、例えば、フレキシブル基板に形成されている。表示制御回路４は、表示パネル２、ソースドライバ３及び電源５に対して、電気的に接続されている。表示制御回路４は、ソースドライバ３と、ゲートドライバ１１（図１８参照）とに対して、制御信号を出力する。ゲートドライバ１１は、アクティブマトリクス基板２０ａに形成されている。制御信号には、例えば、リセット信号（ＣＬＲ）、クロック信号（ＣＫＡ，ＣＫＢ）、データ信号等が含まれる。電源５は、表示パネル２、ソースドライバ３及び表示制御回路４に対して、電気的に接続されている。電源５は、表示パネル２、ソースドライバ３及び表示制御回路４に対して、電源電圧（ＶＳＳ）を供給する。
［アクティブマトリクス基板］
図１７及び図１８を参照しながら、アクティブマトリクス基板２０ａについて説明する。図１７は、アクティブマトリクス基板２０ａの概略構成を示す図面である。図１８は、ソース線ＳＬの図示を省略したアクティブマトリクス基板２０ａと、アクティブマトリクス基板２０ａに接続されている各部の概略構成を示す図面である。
図１７に示すように、アクティブマトリクス基板２０ａにおいては、複数（本実施形態では、ｎ本）のゲート線ＧＬがＹ方向に略一定の間隔で形成されている。アクティブマトリクス基板２０ａにおいては、複数のデータ線としての複数のソース線ＳＬがＸ方向に略一定の間隔で形成されている。複数のソース線ＳＬは、複数のゲート線ＧＬと交差する。Ｙ方向で隣り合う２つのゲート線ＧＬと、Ｘ方向で隣り合う２つのソース線ＳＬとで囲まれる領域が、１つの画素を形成している。対向基板２０ｂが、例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタを含む場合、各画素は、カラーフィルタのいずれかの色に対応して配置される。つまり、複数のゲート線ＧＬ及び複数のソース線ＳＬにより、表示領域が規定されている。
図１８に示すように、ゲートドライバ１１は、Ｙ方向で隣り合う２つのゲート線ＧＬの間に形成されている。各ゲート線ＧＬに対して、４つのゲートドライバ１１が接続されている。４つのゲートドライバ１１は、略等間隔に配置されている。
アクティブマトリクス基板２０ａの額縁領域には、端子部１２ｇが形成されている。端子部１２ｇは、制御回路４及び電源５と接続されている。端子部１２ｇには、制御回路４から出力される制御信号や、電源５から出力される電源電圧が入力される。端子部１２ｇに入力された制御信号及び電源電圧は、配線１５Ｌを介して各ゲートドライバ１１に供給される。
ゲートドライバ１１は、供給される制御信号に応じて、接続されているゲート線ＧＬに対し、状態信号を出力する。状態信号は、ゲートドライバ１１に接続されているゲート線ＧＬが選択された状態であるか否かを示す。また、ゲートドライバ１１は、次段のゲート線ＧＬに対し、上記状態信号を出力する。１つのゲート線ＧＬに接続されている４つのゲートドライバ１１の動作は、同期している。
アクティブマトリクス基板２０ａの額縁領域には、ソースドライバ３とソース線ＳＬとを接続する端子部１２ｓが形成されている。ソースドライバ３は、表示制御回路４から入力される制御信号に応じて、各ソース線ＳＬにデータ信号を出力する。
［ゲートドライバの構成］
図１９を参照しながら、ゲートドライバ１１の構成について説明する。図１９は、ゲート線ＧＬ（ｋ）とゲート線ＧＬ（ｋ−１）の間に配置され、ゲート線ＧＬ（ｋ）に接続されているゲートドライバ１１（以下、ゲートドライバ１１（ｋ）とする）の等価回路の一例を示す図である。ここで、ｋは、１〜ｎまでの任意の整数である。
ゲートドライバ１１は、複数のスイッチング素子として、アルファベットＡ〜Ｊで示す薄膜トランジスタ（以下、ＴＦＴ−Ａ〜ＴＦＴ-Ｊ）を含む。ゲートドライバ１１は、キャパシタＣｂｓｔと、内部配線としてのｎｅｔＡ及びｎｅｔＢをさらに含む。ここで、ｎｅｔＡは、ＴＦＴ-Ａのドレインと、ＴＦＴ−Ｂのドレインと、ＴＦＴ−Ｃのドレインと、キャパシタＣｂｓｔの一方の電極と、ＴＦＴ−Ｆのゲートとを接続する。ｎｅｔＢは、ＴＦＴ−Ｃのゲートと、ＴＦＴ−Ｇのドレインと、ＴＦＴ−Ｈのドレインと、ＴＦＴ−Ｉのドレインと、ＴＦＴ−Ｊのドレインとを接続する。
ＴＦＴ−Ａにおいて、ゲートには、リセット信号ＣＬＲが入力される。ドレインには、ｎｅｔＡが接続されている。ソースには、電源電圧ＶＳＳが入力される。
ＴＦＴ−Ｂにおいて、ゲート及びソースには、前段のゲート線ＧＬ（ｋ−１）が接続されている。つまり、ゲート及びソースには、セット信号ＳＳが入力される。なお、ゲート線ＧＬ（１）を駆動するゲートドライバ１１のＴＦＴ−Ｂにおいては、セット信号ＳＳとして、表示制御回路４から出力されるゲートスタートパルス信号が入力される。ＴＦＴ−Ｂにおいて、ドレインには、ｎｅｔＡが接続されている。
ＴＦＴ−Ｃにおいて、ゲートには、ｎｅｔＢが接続されている。ドレインには、ｎｅｔＡが接続されている。ソースには、電源電圧ＶＳＳが入力される。
ＴＦＴ−Ｄにおいて、ゲートには、クロック信号ＣＫＢが入力される。ドレインには、ゲート線ＧＬ（ｋ）が接続されている。ソースには、電源電圧ＶＳＳが入力される。
ＴＦＴ−Ｅにおいて、ゲートには、リセット信号ＣＬＲが入力される。ドレインには、ゲート線ＧＬ（ｋ）が接続されている。ソースには、電源電圧ＶＳＳが入力される。
ＴＦＴ−Ｆにおいて、ゲートには、ｎｅｔＡが接続されている。ドレインには、ゲート線ＧＬ（ｋ）が接続されている。ソースには、クロック信号ＣＫＡが入力される。
ＴＦＴ−Ｇにおいて、ゲート及びソースには、クロック信号ＣＫＢが入力される。ドレインには、ｎｅｔＢが接続されている。
ＴＦＴ−Ｈにおいて、ゲートには、クロック信号ＣＫＡが入力される。ドレインには、ｎｅｔＢが接続されている。ソースには、電源電圧ＶＳＳが入力される。
ＴＦＴ−Ｉにおいて、ゲートには、リセット信号ＣＬＲが入力される。ドレインには、ｎｅｔＢが接続されている。ソースには、電源電圧ＶＳＳが入力される。
ＴＦＴ−Ｊにおいて、ゲートには、前段のゲート線ＧＬ（ｋ−１）が接続されている。つまり、ゲートには、セット信号Ｓが入力される。ドレインには、ｎｅｔＢが接続されている。ソースには、電源電圧ＶＳＳが入力される。
ここで、ＴＦＴ−Ｊは、ＴＦＴ−Ｇよりも能力が大きく設定されている。具体的には、例えば、以下の（１）〜（３）の何れかである。
（１）ＴＦＴ−Ｊのチャネル幅がＴＦＴ−Ｇのチャネル幅より大きい。
（２）ＴＦＴ−Ｊのチャネル長がＴＦＴ−Ｇのチャネル長より短い。
（３）ＴＦＴ−Ｊのチャネル幅がＴＦＴ−Ｇのチャネル幅より大きく、且つ、ＴＦＴ−Ｊのチャネル長がＴＦＴ−Ｇのチャネル長より短い。
キャパシタＣｂｓｔにおいて、一方の電極は、ｎｅｔＡと接続されている。他方の電極は、ｎｅｔＢと接続されている。
クロック信号ＣＫＡとクロック信号ＣＫＢは、一水平走査期間毎に位相が反転する２相のクロック信号である（図２１参照）。図１９は、ゲートドライバ１１（ｋ）を示しているが、後段のゲートドライバ１１（ｋ＋１）及び前段のゲートドライバ１１（ｋ−１）では、ＴＦＴ−Ｄのゲートに入力されるクロック信号は、クロック信号ＣＫＡである。ＴＦＴ−Ｆのソースに入力されるクロック信号は、クロック信号ＣＫＢである。ＴＦＴ−Ｇのゲートに入力されるクロック信号は、クロック信号ＣＫＡである。ＴＦＴ−Ｈのゲートに入力されるクロック信号は、クロック信号ＣＫＢである。
［ゲートドライバの配置］
図２０を参照しながら、表示領域内でのゲートドライバ１１の配置について説明する。図２０は、表示領域内でのゲートドライバ１１の配置を示す模式図である。なお、図２０におけるアルファベットＡ〜Ｊは、図４に示すＴＦＴ−Ａ〜ＴＦＴ−Ｊに対応している。
隣り合う２つのゲート線ＧＬの間には、ゲートドライバ１１を構成する各素子が分散して配置されている。図２０に示す例では、ゲートドライバ１１（ｋ−１）を構成する各素子と、ゲートドライバ１１（ｋ）を構成する各素子と、ゲートドライバ１１（ｋ＋１）を構成する各素子と、ゲートドライバ１１（ｋ＋２）を構成する各素子とは、同じ列の画素ＰＩＸに配置されている。ゲートドライバ１１（ｋ−１）を構成するＴＦＴ−Ａ〜ＴＦＴ−Ｊは、配線１５Ｌを介して、ゲートドライバ１１（ｋ）を構成するＴＦＴ−Ａ〜ＴＦＴ−Ｊと、ゲートドライバ１１（ｋ＋１）を構成するＴＦＴ−Ａ〜ＴＦＴ−Ｊと、ゲートドライバ１１（ｋ＋２）を構成するＴＦＴ−Ａ〜ＴＦＴ−Ｊと接続されている。配線Ｌ、ｎｅｔＡ及びｎｅｔＢは、例えば、層間コンタクトを介して、ソース線ＳＬが形成された層と同じ層及びソース線ＳＬが形成された層とは異なる層に形成される。これにより、配線Ｌ、ｎｅｔＡ及びｎｅｔＢと、ソース線ＳＬとの電気的な短絡が回避される。
［ゲートドライバの動作］
図１９及び図２１を参照しながら、ゲートドライバ１１の動作について説明する。図２１は、ゲートドライバ１１（ｋ）がゲート線ＧＬ（ｋ）の電位を制御するときのタイミングチャートである。
ゲートドライバ１１（ｋ）には、表示制御回路４から供給され、一水平走査期間（１Ｈ）毎に位相が反転するクロック信号ＣＫＡ、ＣＫＢが入力される。なお、図２１では図示を省略しているが、ゲートドライバ１１（ｋ）には、表示制御回路４から供給され、一垂直走査期間毎に一定期間Ｈ（High）レベルとなるリセット信号ＣＬＲが入力される。リセット信号ＣＬＲが入力されることにより、ｎｅｔＡ、ｎｅｔＢ及びゲート線ＧＬ（ｋ）の電位は、Ｌ（Low）レベルになる。
図２１の時刻ｔ０からｔ１において、Ｌレベルのクロック信号ＣＫＡがＴＦＴ−Ｆのソース及びＴＦＴ−Ｈのゲートに入力される。また、Ｈレベルのクロック信号ＣＫＢがＴＦＴ−Ｄのゲート及びＴＦＴ−Ｇのゲート及びソースに入力される。これにより、ＴＦＴ−Ｇがオンになり、ＴＦＴ−Ｈがオフになる。その結果、ｎｅｔＢの電位がＨレベルになる。また、ＴＦＴ−ＣとＴＦＴ−Ｄがオンになり、ＴＦＴ−Ｆがオフになる。これにより、ｎｅｔＡの電位がＬレベルになる。その結果、ゲート線ＧＬ（ｋ）の電位がＬレベルになる。つまり、ゲート線ＧＬ（ｋ）が非選択の状態となる。
図２１の時刻ｔ１において、クロック信号ＣＫＡがＨレベルとなり、クロック信号ＣＫＢがＬレベルになる。これにより、ＴＦＴ−Ｇがオフになり、ＴＦＴ−Ｈがオンになる。その結果、ｎｅｔＢの電位がＬレベルになる。また、ＴＦＴ−ＣとＴＦＴ−Ｄがオフになる。これにより、ｎｅｔＡの電位がＬレベルに維持される。その結果、ゲート線ＧＬ（ｋ）の電位がＬレベルに維持される。
図２１の時刻ｔ２において、クロック信号ＣＫＡがＬレベル、クロック信号ＣＫＢがＨレベルになる。これにより、ゲート線ＧＬ（ｋ−１）を介して、セット信号ＳＳが、ＴＦＴ−Ｂのゲート及びソースと、ＴＦＴ−Ｊのゲートとに、入力される。これにより、ＴＦＴ−Ｂがオンになり、ｎｅｔＡの電位がＨレベルからＴＦＴ−Ｂの閾値電圧Ｖｔｈを差し引いたレベルになる。また、ＴＦＴ−Ｊ及びＴＦＴ−Ｇがオンになり、ＴＦＴ−Ｈがオフになる。ここで、ＴＦＴ−Ｊは、ＴＦＴ−Ｇよりも能力が大きい。そのため、ｎｅｔＢの電位がＬレベルに維持される。また、ＴＦＴ−Ｃ及びＴＦＴ−Ｆはオフになる。これにより、ｎｅｔＡの電位が維持される。このとき、ＴＦＴ−Ｄはオンになっている。これにより、ゲート線ＧＬ（ｋ）の電位がＬレベルに維持される。
図２１の時刻ｔ３において、クロック信号ＣＫＡがＨレベルとなり、クロック信号ＣＫＢがＬレベルとなる。これにより、ＴＦＴ−Ｆがオンになり、ＴＦＴ−Ｄがオフになる。ｎｅｔＡとゲート線ＧＬ（ｋ）との間には、キャパシタＣｂｓｔが配置されている。そのため、ＴＦＴ−Ｆのソースの電位が上昇するのに伴って、ｎｅｔＡの電位はクロック信号ＣＫＡのＨレベルよりも高くなる。このとき、ＴＦＴ−Ｇ及びＴＦＴ−Ｊがオフになり、ＴＦＴ−Ｈがオンになる。これにより、ｎｅｔＢの電位がＬレベルに維持される。また、ＴＦＴ−Ｃはオフである。これにより、ゲート線ＧＬ（ｋ）の電位がＨレベルになる。つまり、ゲート線ＧＬ（ｋ）が選択された状態となる。
図２１の時刻ｔ４において、クロック信号ＣＫＡがＬレベルとなり、クロック信号ＣＫＢがＨレベルになる。これにより、ＴＦＴ−Ｇがオンになり、ＴＦＴ−Ｈがオフになる。その結果、ｎｅｔＢの電位がＨレベルになる。ｎｅｔＢの電位がＨレベルになることにより、ＴＦＴ−Ｃがオンになり、ｎｅｔＡの電位がＬレベルになる。このとき、ＴＦＴ−Ｄがオンになり、ＴＦＴ−Ｆがオフになる。これにより、ゲート線ＧＬ（ｋ）の電位がＬレベルになる。つまり、ゲート線ＧＬ（ｋ）が選択されていない状態となる。
このようにして、ゲートドライバ１１（ｋ）からセット信号ＳＳがゲート線ＧＬ（ｋ）に出力されることにより、ゲート線ＧＬ（ｋ）が選択された状態となる。液晶表示装置１は、各ゲート線ＧＬに接続されている複数のゲートドライバ１１によって複数のゲート線ＧＬを順次走査し、ソースドライバ３によって各ソース線ＳＬにデータ信号を供給することにより表示パネル２に画像を表示する。
［静電気対策］
図２２を参照しながら、アクティブマトリクス基板２０ａを静電気から保護するための保護部５１について説明する。図２２に示す例では、複数（本実施形態では、２つ）の保護部５１が配置されているが、保護部５１は１つであってもよい。
保護部５１は、保護部５０と比べて、複数の保護回路５１Ａをさらに備える。複数の保護回路５１Ａの各々は、内部配線ＩＬと保護配線５２との交点の近くに配置される。内部配線ＩＬは、例えば、ｎｅｔＡやｎｅｔＢである。保護回路５１Ａは、例えば、保護回路５０Ａと同じ構成を有する。
本実施形態では、静電気に起因して内部配線ＩＬの電位がプラスの方向又はマイナスの方向に大きく変化した場合、静電気に起因してゲート線ＧＬの電位がプラスの方向又はマイナスの方向に大きく変化した場合と同様に、保護回路５１Ａにより、内部配線ＩＬの電位を所定の電位（例えば、変化する前の電位）にすることができる。
本実施形態では、ゲートドライバ１１が表示領域内に配置されている。そのため、表示領域外にゲートドライバ１１が配置されている場合と比べて、額縁領域をより狭くすることができる。
［パネルの形状］
本実施形態では、ゲートドライバ１１が表示領域内に配置される。そのため、例えば、図２３や図２４に示す形状の表示パネル２を実現できる。図２３及び図２４に示す領域９２は、ゲートドライバ１１が配置される領域である。
保護配線５２は、パネル２の形状に応じて、適当に配置される。
例えば、図２３に示すように、パネル２が半円形状である場合には、領域９２のＸ方向の中央に１つの保護配線５２を配置すれば、全てのゲート線ＧＬを静電気から保護することができる。
例えば、図２４に示すように、パネル２の縁が波形である場合には、全てのゲート線ＧＬの電位を制御するために、複数の領域９２を設ける必要がある。例えば、図２４Ａに示す例では、領域９２Ａ内のゲートドライバ１１は、正常に動作しない状態、又は、正常に動作しない可能性が高い状態にある。領域９２Ｂ内のゲートドライバ１１は、正常に動作する。この場合、ゲート線ＧＬ１は、図２４Ａに示す領域９２以外の領域９２（具体的には、図２４Ａに示す領域９２よりも左側に位置する領域９２）内のゲートドライバ１１によって、電位が制御される。ゲート線ＧＬ２〜ＧＬ４は、図２４Ａに示す領域９２内のゲートドライバ１１によって、電位が制御される。
保護配線５２は、例えば、領域９２のＸ方向の両端に配置される。図２４Ａに示す例では、領域９２の左端に位置する保護配線５２により、つまり、領域９２の左右両端に位置する保護配線５２のうち、長いほうの保護配線５２により、領域９２内の全てのゲート線ＧＬを保護することができる。
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形、又は組み合わせて実施することが可能である。

Claims (12)

  1. 表示領域内に形成された複数の第１配線と、
    前記表示領域内に形成され、前記複数の第１配線と交差する複数の第２配線とを備えるアクティブマトリクス基板であって、
    前記アクティブマトリクス基板は、さらに、
    前記アクティブマトリクス基板を静電気から保護する保護部を備え、
    前記保護部は、
    前記表示領域内で前記複数の第１配線の各々に接続された複数の第１保護回路と、
    前記表示領域内で前記複数の第１保護回路の各々に接続された導電部とを含み、
    前記複数の第１保護回路の各々は、
    当該第１保護回路が接続された第１配線の電位に応じて、当該第１配線と前記導電部との間での通電を許容する、アクティブマトリクス基板。
  2. 請求項１に記載のアクティブマトリクス基板であって、
    前記導電部は、
    前記表示領域内で前記第１保護回路に接続された第１配線部と、
    前記第１配線部に接続された第２保護回路と、
    前記第２保護回路に接続された第２配線部とを含む、アクティブマトリクス基板。
  3. 請求項２に記載のアクティブマトリクス基板であって、
    前記保護部は、さらに、
    前記複数の第２配線の各々に接続され、且つ、前記第２配線部に接続された複数の第２保護回路を含む、アクティブマトリクス基板。
  4. 請求項２に記載のアクティブマトリクス基板であって、
    前記保護部は、さらに、
    前記表示領域内で前記複数の第１配線の各々に接続され、前記複数の第１保護回路とは異なる複数の第３保護回路を含み、
    前記導電部は、さらに、
    前記表示領域内で前記複数の第３保護回路の各々に接続された第３配線部と、
    前記第３配線部に接続され、且つ、前記第２配線部に接続された第４保護回路とを含む、アクティブマトリクス基板。
  5. 請求項１〜４の何れか１項に記載のアクティブマトリクス基板であって、
    前記複数の第１配線は、複数のゲート線を含み、
    前記アクティブマトリクス基板は、さらに、
    前記複数のゲート線に接続され、前記複数のゲート線の電位を制御する駆動部を備え、
    前記駆動部は、
    前記表示領域内に配置され、前記複数のゲート線の各々に少なくとも１つ接続される複数のゲートドライバを含む、アクティブマトリクス基板。
  6. 請求項２に記載のアクティブマトリクス基板であって、
    前記複数の第１配線は、複数のゲート線を含み、
    前記アクティブマトリクス基板は、さらに、
    前記複数のゲート線に接続され、前記複数のゲート線の電位を制御する駆動部を備え、
    前記駆動部は、
    前記表示領域内に配置され、前記複数のゲート線の各々に少なくとも１つ接続される複数のゲートドライバを含み、
    前記複数の第１配線は、さらに、
    前記複数のゲートドライバの各々に少なくとも１つ設けられる複数の内部配線を含み、
    前記複数の第１保護回路は、前記複数のゲート線の各々に接続され、
    前記保護部は、さらに、
    前記表示領域内で、前記複数の内部配線の各々に接続され、且つ、前記第１配線部に接続され、前記複数の第１保護回路とは異なる複数の第４保護回路を含む、アクティブマトリクス基板。
  7. 請求項１〜６の何れか１項に記載のアクティブマトリクス基板であって、
    前記第１保護回路は、
    第１ダイオードと、
    前記第１ダイオードと並列に配置され、前記第１ダイオードと逆向きに接続された第２ダイオードとを含む、アクティブマトリクス基板。
  8. 請求項７に記載のアクティブマトリクス基板であって、
    前記第１保護回路は、
    第１薄膜トランジスタと、
    前記第１薄膜トランジスタと並列に配置された第２薄膜トランジスタとを含み、
    前記第１薄膜トランジスタのソース及びドレインの一方をゲートに接続することにより、前記第１ダイオードが形成され、
    前記第２薄膜トランジスタのソース及びドレインの一方をゲートに接続することにより、前記第２ダイオードが形成される、アクティブマトリクス基板。
  9. 請求項２〜８の何れか１項に記載のアクティブマトリクス基板であって、
    前記表示領域内に配置される複数の画素電極をさらに備え、
    前記複数の画素電極の各々は、
    表示に寄与しない部分を含み、
    前記第１配線部は、
    前記表示に寄与しない部分に重なる部分を含む、アクティブマトリクス基板。
  10. 請求項２〜８の何れか１項に記載のアクティブマトリクス基板であって、
    前記表示領域内に配置される複数の画素電極をさらに備え、
    前記複数の画素電極の各々は、
    第１方向に延び、且つ、前記第１方向と交差する第２方向に並ぶ複数の電極部を含み、
    前記複数の電極部の各々における前記第２方向での端縁は、前記第１方向と交差する方向に延び、
    前記第１配線部は、
    前記第１方向に延び、前記複数の電極部の何れかに重なる部分を含み、
    当該部分における前記第２方向での端縁は、前記第１方向に延びる、アクティブマトリクス基板。
  11. 請求項２〜８の何れか１項に記載のアクティブマトリクス基板であって、
    前記表示領域内に配置される複数の画素電極をさらに備え、
    前記複数の画素電極の各々は、
    表示に寄与する第１部分と、
    表示に寄与しない第２部分とを含み、
    前記第１配線部は、
    前記第１部分及び前記第２部分に重なる部分を含む、アクティブマトリクス基板。
  12. 請求項１〜１１の何れか１項に記載のアクティブマトリクス基板を備える表示装置。
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