CN118136639A - 阵列基板及显示面板 - Google Patents

Abstract

本申请属于显示面板领域，提供了一种阵列基板及显示面板，其中，阵列基板包括衬底基板、第一信号线和静电防护电路，衬底基板具有显示区和非显示区；第一信号线位于非显示区；静电防护电路包括二极管环，二极管环位于非显示区，二极管环包括栅极图案层和源漏极图案层，源漏极图案层位于栅极图案层和第一信号线远离衬底基板的一侧，源漏极图案层与第一信号线通过第一过孔相连，源漏极图案层与栅极图案层通过第二过孔相连。由于第一过孔的面积大于第二过孔的面积，因此第一信号线内积累的静电电荷能够更快速地通过第一过孔导入到制备源漏极图案层的膜层中，降低了第一过孔被静电灼伤、烧毁的可能性，有利于提高阵列基板的良率。

Description

阵列基板及显示面板

技术领域

本申请涉及显示面板领域，特别涉及一种阵列基板及显示面板。

背景技术

阵列基板是各种显示装置中的重要结构，例如薄膜晶体管液晶显示装置（ThinFilm Transistor-Liquid Crystal Display，TFT-LCD）、有机发光二极管（Organic Light-Emitting Diode，OLED）显示装置。

阵列基板包括衬底基板和形成在其表面的线路。阵列基板表面的线路结构比较精细，制备的工艺流程较长。在制备过程中，一些部位容易积累电荷最终形成静电放电，导致线路的部分结构被破坏。例如，在衬底基板的边缘通常分布有信号线，信号线的一端连接有静电防护电路，信号线与静电防护电路通过过孔相连。如果信号线上积累了较多的电荷，就很容易形成放电，灼伤甚至烧毁连接信号线与静电防护电路的过孔，影响信号线与静电防护电路之间的连接，降低了阵列基板的良率。

发明内容

本申请实施例提供了一种阵列基板及显示面板，能够降低静电放电导致连接信号线与静电防护电路的过孔被烧毁的可能，有利于提高阵列基板的良率。

本申请实施例的第一方面提供一种阵列基板，所述阵列基板包括：

衬底基板，具有显示区和非显示区；

第一信号线，位于所述非显示区；

静电防护电路，包括二极管环，所述二极管环位于所述非显示区，所述二极管环包括栅极图案层和源漏极图案层，所述源漏极图案层位于所述栅极图案层和所述第一信号线远离所述衬底基板的一侧，所述源漏极图案层与所述第一信号线通过第一过孔相连，所述源漏极图案层与所述栅极图案层通过第二过孔相连，所述第一过孔的面积大于所述第二过孔的面积。

在一些示例中，所述第一过孔包括多个子过孔，所述子过孔连接所述源漏极图案层与所述第一信号线，所述多个子过孔的面积之和大于所述第二过孔的面积。

在一些示例中，所述栅极图案层与所述第一信号线同层布置。

在一些示例中，所述栅极图案层包括第一栅极和第二栅极，所述第一栅极与所述第一信号线相连，所述第二栅极与所述第一栅极之间、所述第二栅极与所述第一信号线之间均具有间隙；

所述源漏极图案层包括第一源漏极层和第二源漏极层，所述第一源漏极层分别与所述第一栅极、所述第二栅极和所述第一信号线部分重叠，所述第二源漏极层分别与所述第一栅极和所述第二栅极部分重叠；

所述第一过孔连接所述第一源漏极层与所述第一信号线；

所述第二过孔连接所述第二源漏极层与所述第二栅极。

在一些示例中，所述栅极图案层还包括第三栅极和第四栅极，所述第三栅极与所述第二栅极相连，所述第四栅极与所述第三栅极之间、所述第四栅极与所述第二栅极之间均具有间隙；

所述源漏极图案层还包括第三源漏极层；

所述第三源漏极层分别与所述第三栅极、所述第四栅极部分重叠，所述第三源漏极层与所述第四栅极通过第三过孔相连，所述第三过孔的面积小于所述第一过孔的面积。

在一些示例中，所述第一信号线包括第一连接部和线状主体，所述第一连接部的宽度大于所述线状主体的宽度，所述第一连接部与所述第一源漏极层部分重叠，且通过所述第一过孔相连。

在一些示例中，所述栅极图案层还包括第二连接部，所述第二连接部与所述第二栅极相连，所述第二连接部与所述第二源漏极层部分重叠，且通过所述第二过孔相连。

在一些示例中，所述第一连接部的面积大于所述第二连接部的面积。

在一些示例中，所述静电防护电路还包括第二信号线，所述第二信号线与所述源漏极图案层同层布置且相连。

本申请实施例的第二方面还提供一种显示面板，所述显示面板包括对盒基板和如第一方面所述的阵列基板，所述对盒基板与所述阵列基板相对布置。

本申请实施例的第一方面通过在衬底基板上设置第一信号线和静电防护电路，静电防护电路与第一信号线相连，静电防护电路用于在阵列基板工作的过程中防止静电损伤阵列基板。静电防护电路包括二极管环，二极管环的源漏极图案层与第一信号线通过第一过孔相连，与栅极图案层通过第二过孔相连，使得在制备源漏极图案层的过程中，第一信号线内积累的静电电荷会通过第一过孔释放到制备源漏极图案层的膜层中。由于第一过孔的面积大于第二过孔的面积，因此第一信号线内积累的静电电荷能够更快速地通过第一过孔导入到制备源漏极图案层的膜层中，降低了第一过孔被静电灼伤、烧毁的可能性，有利于提高阵列基板的良率。

可以理解的是，上述第二方面的有益效果可以参见上述第一方面中的相关描述，在此不再赘述。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例一提供的一种阵列基板的俯视示意图；

图2是本申请实施例提供的静电防护电路的等效电路图；

图3是图1中的局部放大示意图；

图4是图3的A-A截面图；

图5是本申请实施例二提供的一种阵列基板的结构示意图；

图6是本申请实施例二提供的阵列基板的非显示区的结构示意图；

图7是本申请实施例三提供的一种阵列基板的静电防护电路的等效电路图；

图8是本申请实施例三提供的一种阵列基板的结构示意图；

图9是本申请实施例四提供的一种阵列基板的结构示意图。

附图标号：

衬底基板：10；显示区：10a；非显示区：10b；第一信号线：11；第一连接部：111；线状主体：112；静电防护电路：20；第二信号线：21；二极管环：22；栅极图案层：221；源漏极图案层：222；有源图案层：223；第一栅极：2211；第二栅极：2212；第三栅极：2213；第四栅极：2214；第二连接部：2215；第一有源层：2231；第二有源层：2232；第三有源层：2233；第四有源层：2234；第一源漏极层：2221；第二源漏极层：2222；第三源漏极层：2223；第一极：222a；第二极：222b；第一绝缘层：31；第二绝缘层：32；第三绝缘层：33；第四绝缘层：34；第一过孔：31a；第二过孔：31b；第三过孔：31c；子过孔：31d；栅极驱动单元：40；桥接线：41。

具体实施方式

以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本申请。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本申请的描述。

还应当理解，在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。

需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。

需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

另外，在本申请说明书和所附权利要求书的描述中，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

在本申请说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。“多个”是指两个及两个以上。

实施例一

图1是本申请实施例一提供的一种阵列基板的俯视示意图。如图1所示，该阵列基板包括衬底基板10和形成在衬底基板10一侧的线路。衬底基板10作为载体，具有显示区10a和非显示区10b。显示区10a一般位于衬底基板10中部位置，非显示区10b一般位于衬底基板10的边缘。在衬底基板10的非显示区10b设置有第一信号线11和静电防护电路20，第一信号线11的一端与静电防护电路20相连。

图2是本申请实施例提供的静电防护电路的等效电路图。如图2所示，该静电防护电路20可以包括第二信号线21和若干个二极管环（Diode Ring，DR）22。二极管环22位于非显示区10b。

图3是图1中的局部放大示意图。如图3所示，二极管环22包括栅极图案层221、源漏极图案层222和有源图案层223。有源图案层223和源漏极图案层222均位于栅极图案层221远离衬底基板10的一侧。

本申请实施例中，栅极图案层221、有源图案层223和源漏极图案层222形成两个薄膜晶体管。

栅极图案层221包括第一栅极2211和第二栅极2212。

有源图案层223包括第一有源层2231和第二有源层2232，第一有源层2231位于第一栅极2211远离衬底基板10的一侧，第一有源层2231与第一栅极2211至少部分重叠。第二有源层2232位于第二栅极2212远离衬底基板10的一侧，第二有源层2232与第二栅极2212至少部分重叠。

在本申请实施例中，两个结构重叠是指这两个结构在衬底基板10表面的正投影存在重叠，即其中一个结构在衬底基板10表面的正投影至少有一部分位于另一个结构在衬底基板10表面的正投影内。例如，这里的第二有源层2232与第二栅极2212部分重叠，是指第二有源层2232在衬底基板10表面的正投影与第二栅极2212在衬底基板10表面的正投影存在重叠，即第二有源层2232在衬底基板10表面的正投影至少部分位于第二栅极2212在衬底基板10表面的正投影内。

源漏极图案层222包括第一源漏极层2221和第二源漏极层2222，其中，第一源漏极层2221包括一个第一极222a和一个第二极222b，第二源漏极层2222也包括一个第一极222a和一个第二极222b，第一极222a为源极和漏极中的一个，第二极222b为源极和漏极中的另一个。

第一栅极2211与第一信号线11相连，第二栅极2212与第一栅极2211之间、第二栅极2212与第一信号线11之间均具有间隙。

第一源漏极层2221分别与第一栅极2211和第二栅极2212部分重叠。其中，第一源漏极层2221的第一极222a与第一栅极2211部分重叠，并且与第一有源层2231部分重叠；第一源漏极层2221的第二极222b与第二栅极2212部分重叠，并且与第二有源层2232部分重叠。

第二源漏极层2222分别与第一栅极2211和第二栅极2212部分重叠。其中，第二源漏极层2222的第一极222a与第二栅极2212部分重叠，并且与第二有源层2232部分重叠；第二源漏极层2222的第二极222b与第一栅极2211部分重叠，并且与第一有源层2231部分重叠。

图4是图3的A-A截面图。如图4所示，该阵列基板还包括第一绝缘层31，第一绝缘层31位于第一信号线11远离衬底基板10的一侧。第一绝缘层31具有露出第一信号线11的第一过孔31a。第一信号线11与第一源漏极层2221通过第一过孔31a相连。

本申请实施例中，如未特殊说明，通过过孔相连均指实现电连接，该电连接是由位于过孔内的结构实现的。过孔内用于实现电连接的结构可以是过孔两端的两个结构中任意一个结构的一部分，也可以是过孔两端的两个结构以外的其他结构。例如第一信号线11与第一源漏极层2221通过第一过孔31a相连，是指第一信号线11与第一源漏极层2221这两个结构形成电连接，第一过孔31a内用于实现第一信号线11与第一源漏极层2221电连接的结构是第一源漏极层2221位于第一过孔31a内的部分。

第一绝缘层31还具有第二过孔31b，第二源漏极层2222与第二栅极2212通过第二过孔31b相连。

第一过孔31a和第二过孔31b的大小相同，即面积相同。这是由于，在设计过孔的过程中，通常根据过孔的深度，确定过孔大小的下限，在过孔的深度固定的情况下，过孔设计得越小，位于过孔内的膜层越容易断裂。第一过孔31a和第二过孔31b通常由同一道构图工艺制备形成，过孔的深度是相同的，并且作用也相同，都是连接不同膜层，使异层布置的膜层之间形成电连接。因此，本领域技术人员在制备阵列基板时，第一过孔31a和第二过孔31b通常被设计成相同的大小，只要刻蚀出来的第一过孔31a和第二过孔31b能够使异层布置的膜层形成电连接即可。

第一信号线11的长度一般比较长，长度越长，在制备阵列基板的过程中越容易积累电荷。这导致在制备与第一信号线11通过过孔相连的结构的过程中，例如，在制备第一源漏极层2221的过程中，在第一过孔31a处会形成静电放电，第一过孔31a有可能被静电灼烧甚至烧毁。直观的表现就是阵列基板的第一过孔31a发黑，阵列基板功能异常，直接影响了阵列基板的良率。如果第一过孔31a处刻蚀的不均匀，使得第一过孔31a的形貌不规则，或是有毛刺、异物残留，还会进一步增加静电放电导致的风险。

实施例二

图5是本申请实施例二提供的一种阵列基板的结构示意图。相比于图3所示示例，在图5所示的阵列基板中，第一过孔31a的面积大于第二过孔31b的面积。图5所示阵列基板在第一过孔31a处的截面结构可以参照图4。

在本申请实施例中，过孔的面积是指过孔在衬底基板10的正投影的面积，也可以是指过孔靠近衬底基板10的一端的面积。

通过在衬底基板10上设置第一信号线11和静电防护电路20，静电防护电路20与第一信号线11相连，静电防护电路20用于在阵列基板工作的过程中防止静电损伤阵列基板。静电防护电路20包括二极管环22，二极管环22的源漏极图案层222与第一信号线11通过第一过孔31a相连，与栅极图案层221通过第二过孔31b相连，使得在制备源漏极图案层222的过程中，第一信号线11内积累的静电电荷能够通过第一过孔31a释放到制备源漏极图案层222的膜层中。

在制备阵列基板的过程中，由于第一信号线11的长度较长，因此第一信号线11容易积累较多的静电电荷。第二栅极2212也可能会积累一定量的静电电荷，但是第二栅极2212的长度相比于第一信号线11的长度要短得多，所积累的静电电荷也少的多。本申请实施例中，第一过孔31a的面积大于第二过孔31b的面积，在确保第一过孔31a使源漏极图案层222与第一信号线11能够形成电连接的情况下，较大的第一过孔31a能够使积累在第一信号线11内的静电电荷更快速地通过第一过孔31a导入到制备源漏极图案层222的膜层中，降低了第一过孔31a被静电灼伤、烧毁的可能性，有利于提高阵列基板的良率。第二栅极2212积累的静电电荷相比第一信号线11要少得多，在第二过孔31b处产生放电，灼伤第二过孔31b的风险很低，故第二过孔31b的面积设置的比第一过孔31a的面积小。

在本申请实施例中，栅极图案层221与第一信号线11同层布置。

由于是同层布置的，因此栅极图案层221与第一信号线11可以通过同一次构图工艺形成，以达到节省工艺的目的。

如图5所示，第一信号线11包括第一连接部111和线状主体112。第一连接部111的宽度大于线状主体112的宽度，第一连接部111与第一源漏极层2221部分重叠，并且通过第一过孔31a相连。

本申请实施例中，线状主体112的宽度是指，在平行于衬底基板10，且垂直于线状主体112的方向上，线状主体112相对的两侧边之间的距离。第一连接部111的宽度是指，在平行于衬底基板10，且垂直于线状主体112的方向上，第一连接部111相对的两侧边之间的距离。

线状主体112设置的较细，有利于减小第一信号线11占据的空间，方便布线。第一连接部111设置的较宽，可以方便设置面积较大的第一过孔31a。

作为一种示例，第一栅极2211可以与第一连接部111相连，为一体结构。

如图5所示，栅极图案层221还包括第二连接部2215。第二连接部2215与第二栅极2212相连，第二连接部2215与第二源漏极层2222部分重叠，并且通过第二过孔31b相连。

第二连接部2215提供一个面积相对较大的部分，以方便栅极图案层221与第二源漏极层2222通过第二过孔31b相连。

作为一种示例，第一连接部111的面积大于第二连接部2215的面积。

本申请实施例中，第一连接部111的面积是指，第一连接部111在衬底基板10的正投影的面积；第二连接部2215的面积是指，第二连接部2215在衬底基板10的正投影的面积。将第一连接部111的面积设置的更大，以方便设置面积更大的第一过孔31a。

如图5所示，静电防护电路还包括第二信号线21，第二信号线21与源漏极图案层222同层布置且相连。

在本申请实施例中，第二信号线21与第二源漏极层2222相连。

第二信号线21用于释放静电。示例性地，第二信号线21可以是公共信号线，即复用公共信号线来进行静电的释放。在其他可能的实现方式中，第二信号线21也可以是公共信号线以外的信号线。

图6是本申请实施例二提供的阵列基板的非显示区的结构示意图。如图6所示，该阵列基板还包括桥接线41和多个栅极驱动单元40。多个栅极驱动单元40位于第一信号线11与显示区10a之间，多个栅极驱动单元40沿第一信号线11的长度方向依次排布。

衬底基板10表面的线路通常包括位于显示区10a的像素电路和位于非显示区10b的驱动电路。非显示区10b的驱动电路，例如，可以包括栅极驱动（Gate Driver On Array，GOA）电路，栅极驱动电路又可以包括栅极驱动单元（Circuit）和母线单元（busline），栅极驱动单元与位于显示区10a的像素电路相连，母线单元可以包括时钟信号线（Clock，CK）。作为一种示例，本申请实施例中，第一信号线11可以是时钟信号线。

桥接线41可以与源漏极图案层222同层布置，第一信号线11与栅极驱动单元40通过桥接线41相连。由于是同层布置的，因此桥接线41与源漏极图案层222可以通过同一次构图工艺形成，以达到节省工艺的目的。

示例性地，第一信号线11可以为金属材料制成的单层结构，例如金属铜Cu形成的单层结构，也可以为金属材料制成的多层结构，例如，Al/Mo/MTD材料，即铝层、钼层、钼镍钛合金层的多层结构。

第一绝缘层31可以位于显示区10a和非显示区10b。示例性地，第一绝缘层31可以是栅极绝缘层。第一绝缘层31可以采用无机非金属材料制成，例如第一绝缘层31可以包括氮化硅层和氧化硅层中的至少一种。示例性地，第一绝缘层31包括SiN_x层和层叠在SiN_x层远离衬底基板10的一侧的SiO_x层。

示例性地，静电防护电路20中的薄膜晶体管可以是氧化物薄膜晶体管，第一有源层2231、第二有源层2232可以是金属氧化物半导体层。在一些示例中，薄膜晶体管也可以是多晶硅薄膜晶体管、非晶硅薄膜晶体管，或其他薄膜晶体管。

如图4所示，该阵列基板还包括第二绝缘层32、第三绝缘层33和第四绝缘层34。第二绝缘层32覆盖在源漏极图案层222远离衬底基板10的一侧，第三绝缘层33位于第二绝缘层32远离衬底基板10的一侧，第四绝缘层34位于第三绝缘层33远离衬底基板10的一侧。

第二绝缘层32可以位于衬底基板10的显示区10a和非显示区10b。示例性地，第二绝缘层32可以是钝化层（passivationlayer，PVX），第二绝缘层32可以采用无机非金属材料制成，例如，第二绝缘层32可以包括氮化硅层和氧化硅层中的至少一种。示例性地，第二绝缘层32包括SiO_x层和层叠在SiO_x层远离衬底基板10的一侧的SiN_x层。

第三绝缘层33可以采用无机非金属材料制成，例如，第三绝缘层33可以是树脂层、光刻胶层、亚克力层。示例性地，第三绝缘层33可以是全氟烷氧基树脂PFA。

可选地，第三绝缘层33的厚度为1.5μm ~3μm。第三绝缘层33的厚度设置的相对较厚，以形成较为平坦的表面，使后续形成的膜层较为平坦。

在显示区10a，该阵列基板还可以包括公共电极，公共电极位于第三绝缘层33和第四绝缘层34之间。

示例性地，公共电极可以采用ITO（Indium tin oxide，氧化铟锡）材料制备。第四绝缘层34可以采用SiN_x材料制成。

实施例三

图7是本申请实施例三提供的一种阵列基板的静电防护电路的等效电路图。如图7所示，该静电防护电路中，二极管环22包括4个薄膜晶体管。图8是本申请实施例三提供的一种阵列基板的结构示意图。相比于图5所示示例，图8所示的阵列基板中，栅极图案层221、有源图案层223和源漏极图案层222形成四个薄膜晶体管。

如图8所示，该阵列基板中，栅极图案层221还包括第三栅极2213和第四栅极2214。第三栅极2213与第二栅极2212相连，第四栅极2214与第三栅极2213之间、第四栅极2214与第二栅极2212之间均具有间隙。

有源图案层223还包括第三有源层2233和第四有源层2234，第三有源层2233位于第三栅极2213远离衬底基板10的一侧，第三有源层2233与第三栅极2213至少部分重叠。第四有源层2234位于第四栅极2214远离衬底基板10的一侧，第四有源层2234与第四栅极2214至少部分重叠。

第二源漏极层2222分别与第一栅极2211、第二栅极2212、第三栅极2213和第四栅极2214部分重叠。第二源漏极层2222包括两个第一极222a和两个第二极222b。其中，一个第一极222a与第二栅极2212部分重叠，并且与第二有源层2232部分重叠；另一个第一极222a与第三栅极2213部分重叠，并且与第三有源层2233部分重叠；一个第二极222b与第一栅极2211部分重叠，并且与第一有源层2231部分重叠；另一个第二极222b与第四栅极2214部分重叠，并且与第四有源层2234部分重叠。

源漏极图案层222还包括第三源漏极层2223。其中，第三源漏极层2223包括一个第一极222a和一个第二极222b。

第三源漏极层2223分别与第三栅极2213、第四栅极2214部分重叠，其中，第三源漏极层2223的第一极222a与第四栅极2214部分重叠，并且与第四有源层2234部分重叠；第三源漏极层2223的第二极222b与第三栅极2213部分重叠，并且与第三有源层2233部分重叠。

本申请实施例中，第三源漏极层2223与第四栅极2214通过第三过孔31c相连。第三过孔31c的面积小于第一过孔31a的面积。

在本申请实施例中，静电防护电路20包括的薄膜晶体管的数量更多，电路结构更复杂，对于阵列基板工作过程中的静电防护作用更好。在制备阵列基板的过程中，第四栅极2214积累的静电电荷相比第一信号线11要少得多，在第三过孔31c处产生放电，灼伤第三过孔31c的风险很低，故第三过孔31c的面积设置的比第一过孔31a的面积小。

静电防护电路20的具体结构可以有多种形式，作为一种示例，本申请实施例提供了具有4个薄膜晶体管的静电防护电路20，在其他示例中，静电防护电路20中的薄膜晶体管的数量还可以为3、5、6等。

实施例四

图9是本申请实施例四提供的一种阵列基板的结构示意图。相比于图5所示示例，在图9所示的阵列基板中，第一过孔31a包括多个子过孔31d，子过孔31d连接源漏极图案层222与第一信号线11，多个子过孔31d的面积之和大于第二过孔31b的面积。

在本示例中，通过设置多个子过孔31d，每个子过孔31d都单独将源漏极图案层222与第一信号线11相连，每个子过孔31d都相当于是一个单独的释放静电电荷的通道。子过孔31d的面积之和大于第二过孔31b的面积，多个子过孔31d共同释放静电电荷，降低单个子过孔31d被静电灼烧受损的可能性。

实施例五

本申请实施例五提供了一种显示面板，该显示面板可以是，但不限于是手机、平板电脑、笔记本电脑、显示器、智能穿戴设备、车载显示设备中的显示面板。该显示面板包括对盒基板和阵列基板，该阵列基板可以是前述实施例所示的任一种阵列基板。

实施例六

本申请实施例六提供了一种显示装置，该显示装置包括前述实施例的显示面板，该显示装置可以是，但不限于是手机、平板电脑、笔记本电脑、显示器、智能穿戴设备、车载显示设备。

以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (10)

1.一种阵列基板，其特征在于，包括：

衬底基板（10），具有显示区（10a）和非显示区（10b）；

第一信号线（11），位于所述非显示区（10b）；

静电防护电路（20），包括二极管环（22），所述二极管环（22）位于所述非显示区（10b），所述二极管环（22）包括栅极图案层（221）和源漏极图案层（222），所述源漏极图案层（222）位于所述栅极图案层（221）和所述第一信号线（11）远离所述衬底基板（10）的一侧，所述源漏极图案层（222）与所述第一信号线（11）通过第一过孔（31a）相连，所述源漏极图案层（222）与所述栅极图案层（221）通过第二过孔（31b）相连，所述第一过孔（31a）的面积大于所述第二过孔（31b）的面积。

2.根据权利要求1所述的阵列基板，其特征在于，所述第一过孔（31a）包括多个子过孔（31d），所述子过孔（31d）连接所述源漏极图案层（222）与所述第一信号线（11），所述多个子过孔（31d）的面积之和大于所述第二过孔（31b）的面积。

3.根据权利要求1或2所述的阵列基板，其特征在于，所述栅极图案层（221）与所述第一信号线（11）同层布置。

4.根据权利要求3所述的阵列基板，其特征在于，所述栅极图案层（221）包括第一栅极（2211）和第二栅极（2212），所述第一栅极（2211）与所述第一信号线（11）相连，所述第二栅极（2212）与所述第一栅极（2211）之间、所述第二栅极（2212）与所述第一信号线（11）之间均具有间隙；

所述源漏极图案层（222）包括第一源漏极层（2221）和第二源漏极层（2222），所述第一源漏极层（2221）分别与所述第一栅极（2211）、所述第二栅极（2212）和所述第一信号线（11）部分重叠，所述第二源漏极层（2222）分别与所述第一栅极（2211）和所述第二栅极（2212）部分重叠；

所述第一过孔（31a）连接所述第一源漏极层（2221）与所述第一信号线（11）；

所述第二过孔（31b）连接所述第二源漏极层（2222）与所述第二栅极（2212）。

5.根据权利要求4所述的阵列基板，其特征在于，所述栅极图案层（221）还包括第三栅极（2213）和第四栅极（2214），所述第三栅极（2213）与所述第二栅极（2212）相连，所述第四栅极（2214）与所述第三栅极（2213）之间、所述第四栅极（2214）与所述第二栅极（2212）之间均具有间隙；

所述源漏极图案层（222）还包括第三源漏极层（2223），所述第三源漏极层（2223）分别与所述第三栅极（2213）、所述第四栅极（2214）部分重叠，所述第三源漏极层（2223）与所述第四栅极（2214）通过第三过孔（31c）相连，所述第三过孔（31c）的面积小于所述第一过孔（31a）的面积。

6.根据权利要求4或5所述的阵列基板，其特征在于，所述第一信号线（11）包括第一连接部（111）和线状主体（112），所述第一连接部（111）的宽度大于所述线状主体（112）的宽度，所述第一连接部（111）与所述第一源漏极层（2221）部分重叠，且通过所述第一过孔（31a）相连。

7.根据权利要求6所述的阵列基板，其特征在于，所述栅极图案层（221）还包括第二连接部（2215），所述第二连接部（2215）与所述第二栅极（2212）相连，所述第二连接部（2215）与所述第二源漏极层（2222）部分重叠，且通过所述第二过孔（31b）相连。

8.根据权利要求7所述的阵列基板，其特征在于，所述第一连接部（111）的面积大于所述第二连接部（2215）的面积。

9.根据权利要求1所述的阵列基板，其特征在于，所述静电防护电路还包括第二信号线（21），所述第二信号线（21）与所述源漏极图案层（222）同层布置且相连。

10.一种显示面板，其特征在于，包括对盒基板和如权利要求1~9任一项所述的阵列基板，所述对盒基板与所述阵列基板相对布置。