JPWO2015068458A1 - GaNテンプレート基板およびデバイス基板 - Google Patents

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Abstract

筋状のモフォロジー異常が生じないデバイス基板を実現する。GaNテンプレート基板が、下地基板と、下地基板の上にエピタキシャル形成された第1のGaN層と、を備え、第1のGaN層の面内方向に内在する圧縮応力が260MPa以上であるか、あるいは、ラマンスペクトルにおける、波数568nm−1近傍でのGaNのE2フォノンのピークの半値幅が1.8cm−1以下である、それらがともにみたされるようにし、デバイス基板が、第1のGaN層の上にエピタキシャル形成された第2のGaN層と、第2のGaN層の上にエピタキシャル形成された、13族窒化物からなるデバイス層と、を備えるようにする。

Description

本発明は、下地基板の上にGaN層を形成してなるGaNテンプレート基板に関する。
従来、Flux−GaNテンプレート上に13族窒化物製デバイス構造を積層することによってデバイス基板を作製すると、基板の表面に筋状のモフォロジー異常が発生するという問題があった。図3は、係るモフォロジー異常が発生しているデバイス基板表面の、ノマルスキー型微分干渉顕微鏡像である。図3においては、矢印にて示した箇所に、筋状のモフォロジー異常(line crack)が確認される。係るデバイス基板を個片化することで得られるデバイスチップ(LEDチップ、HEMTチップなど)のうち、モフォロジー異常発生部に形成されていたデバイスチップは、求められる特性を発揮することができない特性不良品となってしまうことから、モフォロジー異常の発生は、デバイスチップの生産性を低下させる要因となっている。
ただし、このような筋状のモフォロジー異常が発生する要因は、これまでに必ずしも明らかとはなっていない。
一方で、例えばサファイア基板上にGaN膜を厚く積層するとクラックが発生することが一般的に知られており、係るクラックの発生を抑制するためには、低温中間層を積層構造内に導入することが有効であることが、既に見出されている(例えば、非特許文献1参照)。
しかしながら、この方策では低品質な中間層を用いることから、得られる積層構造内に結晶欠陥が内在することとなり、結果として、係る結晶欠陥が高品位なデバイス(LED、HEMT)作製の妨げとなるという問題がある。
"シリーズ結晶成長のダイナミクス4巻 エピタキシャル成長のフロンティア",中嶋一雄責任編集,共立出版株式会社発行,P.14〜P.19。
本発明の目的は、筋状のモフォロジー異常が生じないデバイス基板を実現することにある。
本発明の発明者は種々の検討を繰り返し、MOCVD−GaNテンプレート(種基板)において、GaN膜が高い内在圧縮応力を有しているとき、あるいは、GaN膜が高い結晶性を有しているとき、前述した筋状のモフォロジー異常の抑制が可能であることを見出した。ここで、圧縮応力と結晶性とはいずれも、ラマン分光法にて定量化可能な値である。
上記課題を解決するため、本発明の第1の態様では、GaNテンプレート基板が、下地基板と、前記下地基板の上にエピタキシャル形成された第1のGaN層と、を備え、前記第1のGaN層の面内方向に内在する圧縮応力が、260MPa以上であるようにした。
本発明の第2の態様では、GaNテンプレート基板が、下地基板と、前記下地基板の上にエピタキシャル形成された第1のGaN層と、を備え、前記第1のGaN層のラマン分光測定を行って得られるラマンスペクトルにおける、波数568nm−1近傍でのGaNのE2フォノンのピークの半値幅が、1.8cm−1以下であるようにした。
本発明の第3の態様では、GaNテンプレート基板が、下地基板と、前記下地基板の上にエピタキシャル形成された第1のGaN層と、を備え、前記第1のGaN層の面内方向に内在する圧縮応力が、260MPa以上であり、かつ、前記第1のGaN層のラマン分光測定を行って得られるラマンスペクトルにおける、波数568nm−1近傍でのGaNのE2フォノンのピークの半値幅が、1.8cm−1以下であるようにした。
本発明の第4の態様では、第1または第3の態様に係るGaNテンプレート基板において、前記圧縮応力の値は、前記第1のGaN層のラマン分光測定を行って得られるラマンスペクトルから求められるものとした。
本発明の第5の態様では、第1ないし第4のいずれかの態様に係るGaNテンプレート基板が、前記第1のGaN層の上にエピタキシャル形成された第2のGaN層、をさらに備えるようにした。
本発明の第6の態様では、第5の態様に係るGaNテンプレート基板において、前記第1のGaN層は、MOCVD法によって形成されたものであり、前記第2のGaN層は、Flux法によって形成されたGaN単結晶層の表面を研磨することによって形成されたものであるようにした。
本発明の第7の態様では、デバイス基板が、第1ないし第4の態様のいずれかのGaNテンプレート基板と、前記第1のGaN層の上にエピタキシャル形成された第2のGaN層と、前記第2のGaN層の上にエピタキシャル形成された、13族窒化物からなるデバイス層と、を備えるようにした。
本発明の第1ないし第7の態様によれば、本発明に係るGaNテンプレート基板を用いて作製したデバイス基板の表面における筋状のモフォロジー異常の発生が抑制されるので、デバイスチップ(LEDチップ、HEMTチップ)の製造歩留まりが向上する。
また、本発明の第7の態様によれば、デバイス基板の表面における筋状のモフォロジー異常の発生が抑制されるので、デバイスチップ(LEDチップ、HEMTチップ)の製造歩留まりが向上する。
デバイス基板10の断面構造を、模式的に示す図である。 デバイス層5をLED構造を有するものとして形成する場合の、デバイス層5の構成を例示する図である。 モフォロジー異常が発生しているデバイス基板表面の、ノマルスキー型微分干渉顕微鏡像である。
本明細書中に示す周期表の族番号は、1989年国際純正応用化学連合会(International Union of Pure Applied Chemistry:IUPAC)による無機化学命名法改訂版による1〜18の族番号表示によるものであり、13族とはアルミニウム(Al)・ガリウム(Ga)・インジウム(In)等を指し、15族とは窒素(N)・リン(P)・ヒ素(As)・アンチモン(Sb)等を指す。
図1は、本発明の実施の形態に係るデバイス基板10の断面構造を、模式的に示す図である。デバイス基板10は、下地基板1と、バッファ層2と、第1のGaN層3と、第2のGaN層4と、デバイス層5とを備える。ここで、下地基板1とバッファ層2と第1のGaN層3との積層構造体がMOCVD−GaNテンプレート6に該当し、MOCVD−GaNテンプレート6と第2のGaN層4との積層体が、Flux−GaNテンプレート7に該当する。
下地基板1としては、単結晶c面サファイア基板を用いるのが好適である。そのサイズには特段の制限はないが、取り扱いの容易さという点からは、直径が数インチ程度で、厚みが数百μm〜数mm程度のものが好適である。
バッファ層2は、その上に結晶品質の優れた13族窒化物結晶層を形成可能とするべく、それら13族窒化物結晶層の形成温度よりも低い形成温度で形成されてなる層である。バッファ層2は、例えば、GaNにて形成することが可能である。バッファ層2は、MOCVD法により、下地基板1の上に20nm〜100nmの厚みに形成されるのが好適である。
第1のGaN層3は、MOCVD法によってバッファ層2の上にエピタキシャル形成されるGaN単結晶薄膜である。第1のGaN層3は、1μm〜5μmの厚みに形成されるのが好適である。
ただし、第1のGaN層3は、その面内方向に内在する圧縮応力が、260MPa以上となるように形成される。あるいは、ラマン分光測定によって得られるラマンスペクトルの波数568nm−1近傍における、GaNのE2フォノンのピーク(ラマン線)の半値幅が、1.8cm−1以下となるように形成される。ここで、当該ピークの半値幅は、第1のGaN層3の結晶性の良否を表す指標とされる値であり、その値が小さいほど、第1のGaN層3の結晶性がよいということができる。また、第1のGaN層3の面内方向に内在する圧縮応力についても、上述のラマンスペクトルに基づいて算出することができる。具体的には、上述のピークのシフト量Δν(cm−1)と内在応力σ(MPa)との関係を表す
σ=130×Δν ・・・(式1)
なる式から算出が行える。
なお、ラマンスペクトルのピークは、測定対象が圧縮応力を内在している場合には高波数側(プラス側)にシフトし、引張応力を内在している場合には低波数側(マイナス側)にシフトする。ここで、応力ゼロの状態を表す基準波数の値(当該状態におけるGaNのE2フォノンのピーク位置)は、無歪みのGaN単結晶(フラックス法にて作製する自発生成核を成長起点とするGaN単結晶)を対象として上記と同一の条件でラマン分光測定を行うことで求まる。
本実施の形態に係るデバイス基板10においては、上述した内在応力と半値幅に関する要件の少なくとも一方が満たされることで、その表面における筋状のモフォロジー異常の発生が好適に抑制される。なお、これらの要件は、第1のGaN層3の形成条件、より具体的には、成膜温度(基板温度)と、水素ガス分圧とNHガス分圧の比とを、適宜に調整することにより、実現が可能である。
第2のGaN層4は、フラックス(Flux)法によって第1のGaN層3の上にエピタキシャル形成されるGaN単結晶薄膜である。第2のGaN層4は、5μm〜500μmの厚みに形成されるのが好適である。より詳細には、第2のGaN層4は、例えばアルカリ金属Naの融液を用いるNaフラックス(Na−Flux)法により成長させたGaN層をその表面側から研磨することによって、その表面を平坦化させてなるとともに、厚みを適宜に調整してなる。研磨処理としては、例えばダイヤモンド砥粒による研磨などが例示される。
なお、第2のGaN層4となるGaN単結晶層の形成に採用する結晶成長手法は、必ずしもフラックス法でなくてもよい。例えば、HVPE法であってもよく、MOCVD法であってもよい。
デバイス層5は、第2のGaN層4の上にエピタキシャル形成される、13族窒化物からなる一または複数の層である。デバイス層5の具体的な構成は、作製しようとするデバイスの構造(LED構造、HEMT構造など)に応じて、適宜に定められてよい。また、デバイス層5は、MOCVD法によって形成されるのが好適ではあるが、他の結晶成長手法によって形成される態様であってもよい。
図2は、デバイス層5を例えばLED構造を有するものとして形成する場合の、デバイス層5の構成を例示する図である。図2に示すデバイス層5は、n型半導体層51と、活性層52と、p型半導体層53とをこの順に積層することによって形成されてなる。
n型半導体層51は、Siがドープされた13族窒化物層である。n型半導体層51は、GaNにて100nm〜3000nmの厚みに形成されるのが好適である。n型半導体層51におけるSi濃度は、1×1018/cm〜1×1019/cm程度であるのが好適である。
活性層52は、LED素子において発光領域となる層である。活性層52は、互いに異なる組成を有する第1単位層(井戸層)52aと第2単位層(障壁層)52bとを繰り返し交互に積層してなる多重量子井戸層である。具体的には、第1単位層52aはInGa1−xN(0.05≦x≦0.25)にて1nm〜5nmの厚みに形成され、第2単位層52bはGaNにて2nm〜10nmの厚みに形成される。InGa1−xNにおけるInモル比xは、LED素子において発光させようとする光の波長に応じて定められる。また、第1単位層52aと第2単位層52bとの繰り返し数は2〜20が好適である。
p型半導体層53は、Mgがドープされた13族窒化物層である。p型半導体層53は、GaNにて50nm〜200nmの厚みに形成されるのが好適である。p型半導体層53におけるMg濃度は、5×1018/cm〜1×1020/cm程度であるのが好適である。
なお、MOCVD法による層形成は、Ga、Al、Inなどの13族元素についての有機金属(MO)原料ガス(TMG(トリメチルガリウム)、TMA(トリメチルアルミニウム)、TMI(トリメチルインジウム)など)と、NHガスと、水素ガスと、窒素ガスとをリアクタ内に供給可能に構成されてなる公知のMOCVD炉を用い、リアクタ内に載置した形成対象基板を所定温度に加熱しつつ、有機金属原料ガスとNHガスとの気相反応によって生成した13族窒化物結晶を形成対象基板上に堆積させることによって行われる。
一方、Naフラックス法によるGaN層の形成は、概略、耐圧容器内に水平回転自在に配置した育成容器(アルミナるつぼ)内で金属Ga、金属Na、および炭素を含む融液に形成対象基板を浸漬し、育成容器を水平回転させた状態で、窒素ガスを導入しながら育成容器内を所定温度および所定圧力を保つことによって実現される。
第1のGaN層3の形成条件を種々に違えた9種類のデバイス基板10(試料A〜試料I)を作成し、その評価を行った。なお、デバイス層5としては、図2に例示したLED構造を形成した。
具体的には、まず、下地基板1として直径4インチ630μm厚の単結晶c面サファイア基板を用意した。係る下地基板1を、MOCVD炉内に入れ、水素雰囲気中で1150℃にて10分間加熱することにより、表面のクリーニングを行った。
次いで、基板温度を500℃まで下げ、TMGとNHとを原料とし、水素をキャリアガスとして、MOCVD法によりバッファ層2としてのGaN層を30nmの厚さに成長させた。
バッファ層2の形成後、引き続き、TMGとNHとを原料ガスとし、水素をキャリアガスとして、MOCVD法により第1のGaN層3を3μmの厚さに成長させた。その際、リアクタ内圧力は100kPaとし、15族/13族ガス比は2000とした。ここで、15族/13族ガス比とは、13族原料の供給量に対する15族原料の供給量の比(モル比)である。
一方で、第1のGaN層3を形成する際の基板温度と、MOCVD炉内における水素ガス分圧とNHガス分圧との比(以下、ガス分圧比)とは、試料によって違えた。具体的には、基板温度は、1050℃、1100℃、1150℃の3水準に違えた。一方、ガス分圧比は、水素ガス分圧がNHガス分圧の何倍であるかによって表すものとし、これを3倍、4倍、5倍の3水準に違えた。これにより、試料A〜試料Iは、第1のGaN層3を形成する際の基板温度とガス分圧比との組合せが全て異なるものとなっている。
第1のGaN層3を形成したことにより、MOCVD−GaNテンプレート6が得られた。得られたMOCVD−GaNテンプレート6をMOCVD炉から取り出した後、それぞれの試料について、ラマン分光測定を行うことにより第1のGaN層3における内在応力と第1のGaN層3の結晶性とを評価した。係る評価の際の装置条件は以下の通りである。
光源:Arレーザー(波長:496.5nm);
測定モード:顕微ラマン(ビーム径:約0.7μm);
回折格子:double 2400gr/mm。
具体的には、それぞれの試料について、場所を変えつつ全5回のラマンスペクトルの測定を行った。そして、これにより得られた5つのラマンスペクトルのそれぞれについて、波数568cm−1付近のGaNのE2フォノンによるラマン線に対しローレンツ関数を用いたフィティングを行い、ピークの半値幅を求めた。また、当該ピークを対象として、式1から内在応力の値を算出した。半値幅、内在応力ともに、5回分の値の平均値を求め、該平均値を評価値とした。なお、これらの測定で得られたラマンスペクトルの、波数516cm−1付近のアルゴンレーザープラズマ線の半値幅は0.43cm−1であった。
さらに、得られたそれぞれのMOCVD−GaNテンプレート6を種基板として、Naフラックス法を用いて第1のGaN層3の上に第2のGaN層4を形成した。
具体的には、まず、アルミナるつぼ内にMOCVD−GaNテンプレート6を載置したし、続いて、該アルミナるつぼ内に、金属Gaを30g、金属Naを44g、炭素を30mg、それぞれ充填した。係るアルミナるつぼを加熱炉に入れ、炉内温度を850℃とし、炉内圧力を4.5MPaとして、約20時間加熱し、その後、室温まで冷却した。冷却終了後、アルミナるつぼを炉内から取り出すと、MOCVD−GaNテンプレート6の表面には、透明なGaNの単結晶層が約50μmの厚さで堆積していた。
このようにして得られたGaN単結晶層を、ダイヤモンド砥粒を用いて研磨し、その表面を平坦化させるとともに、下地基板1の上に形成された窒化物層の総厚が15μmとなるようにした。これにより、MOCVD−GaNテンプレート6の上に第2のGaN層4が形成されたFlux−GaNテンプレート7が得られた。なお、係るFlux−GaNテンプレート7を肉眼視したところ、クラックは確認されなかった。
最後に、得られたFlux−GaNテンプレート7の上に、図2に示したLED構造を有するデバイス層5をMOCVD法によって形成した。デバイス層5を構成する各層の具体的な形成条件は、以下の通りとした。
n型半導体層51:
形成温度→1100℃;
リアクタ内圧力→100kPa;
15族/13族ガス比→2000;
13族原料に対するSi原料モル比→1×10−4
厚み→1000nm。
第1単位層52a:
形成温度→800℃;
リアクタ内圧力→100kPa;
15族/13族ガス比→10000;
全13族原料に対するTMIモル比→0.6;
厚み→2nm。
第2単位層52b:
形成温度→800℃;
リアクタ内圧力→100kPa;
15族/13族ガス比→20000;
厚み→5nm。
第1単位層と第2単位層の繰り返し数:10。
p型半導体層53:
形成温度→1000℃;
リアクタ内圧力→100kPa;
15族/13族ガス比→10000;
13族原料に対するMg原料モル比→1×10−3
厚み→100nm。
以上のような条件にてデバイス層5を形成することにより、9種類のデバイス基板10が得られた。
最後に、得られたそれぞれのデバイス基板10の表面をノマルスキー型微分干渉顕微鏡にて観察し、筋状のモフォロジー異常の発生の有無を確認した。
表1に、試料A〜試料Iの9種類のデバイス基板10についての、MOCVD−GaNテンプレート6の形成条件(第1のGaN層3の形成条件)と、ラマン分光法に基づく評価結果と、筋状のモフォロジー異常の発生の有無とを、一覧にして示す。また、表1には、各試料が本発明の実施例に該当するか比較例に該当するかについても、併せて示している。
具体的には、表1においては、MOCVD−GaNテンプレート6の形成条件として、成膜温度(基板温度)と、ガス分圧比とを示している。また、ラマン分光法に基づく評価結果として、ラマンスペクトルから求められる第1のGaN層3における内在応力の大きさと、第1のGaN層3の結晶性の指標となる、波数568cm−1近傍のGaNのE2フォノンのピークの半値幅とを示している。
表1に示す結果からは、第1のGaN層3に260MPa以上の圧縮応力が内在している場合であれば、第1のGaN層3の形成条件によらず、筋状のモフォロジー異常が発生しないことが確認される。また、第1のGaN層3のE2フォノンの半値幅が1.8cm−1以下である場合にも、第1のGaN層3の形成条件によらず、筋状のモフォロジー異常が発生しないことが確認される。
なお、第1のGaN層3に内在する圧縮応力には原理的な上限は無いが、MOCVD−GaNテンプレート6あるいはFlux−GaNテンプレート7の反り量が増え、デバイス作製プロセスにおける歩留まりが低下することを抑制するという観点からは、第1のGaN層3に内在する圧縮応力は1500MPa以下であることが好ましく、1000MPa以下であることがさらに好ましい。また、第1のGaN層3のE2フォノンの半値幅には原理的な下限は無いが、ラマン分光測定の分解能の限界から、実質的な下限値は1.0cm−1となる。
上記課題を解決するため、本発明の第1の態様では、GaNテンプレート基板が、サファイアからなる下地基板と、前記下地基板の上に備わる、GaNからなるバッファ層と、前記バッファ層の上に備わるエピタキシャル成長層である第1のGaN層と、を備え、前記第1のGaN層の面内方向に内在する圧縮応力が、260MPa以上であるようにした。
本発明の第2の態様では、GaNテンプレート基板が、サファイアからなる下地基板と、前記下地基板の上に備わるエピタキシャル成長層である第1のGaN層と、を備え、前記第1のGaN層のラマン分光測定を行って得られるラマンスペクトルにおける、波数568cm −1近傍でのGaNのE2フォノンのピークの半値幅が、1.8cm−1以下であるようにした。
本発明の第3の態様では、GaNテンプレート基板が、サファイアからなる下地基板と、前記下地基板の上に備わる、GaNからなるバッファ層と、前記バッファ層の上に備わるエピタキシャル成長層である第1のGaN層と、を備え、前記第1のGaN層の面内方向に内在する圧縮応力が、260MPa以上であり、かつ、前記第1のGaN層のラマン分光測定を行って得られるラマンスペクトルにおける、波数568cm −1近傍でのGaNのE2フォノンのピークの半値幅が、1.8cm−1以下であるようにした。
本発明の第5の態様では、第1ないし第4のいずれかの態様に係るGaNテンプレート基板が、前記第1のGaN層の上に備わるエピタキシャル成長層である第2のGaN層、をさらに備えるようにした。
本発明の第6の態様では、第1ないし第5の態様のいずれかに係るGaNテンプレート基板において、前記第1のGaN層の厚みが1μm〜5μmであるようにした。
本発明の第7の態様では、デバイス基板が、第1ないし第4の態様のいずれかのGaNテンプレート基板と、前記第1のGaN層の上に備わるエピタキシャル成長層である第2のGaN層と、前記第2のGaN層の上に備わるエピタキシャル成長層である、13族窒化物からなるデバイス層と、を備えるようにした。
ただし、第1のGaN層3は、その面内方向に内在する圧縮応力が、260MPa以上となるように形成される。あるいは、ラマン分光測定によって得られるラマンスペクトルの波数568cm −1近傍における、GaNのE2フォノンのピーク(ラマン線)の半値幅が、1.8cm−1以下となるように形成される。ここで、当該ピークの半値幅は、第1のGaN層3の結晶性の良否を表す指標とされる値であり、その値が小さいほど、第1のGaN層3の結晶性がよいということができる。また、第1のGaN層3の面内方向に内在する圧縮応力についても、上述のラマンスペクトルに基づいて算出することができる。具体的には、上述のピークのシフト量Δν(cm−1)と内在応力σ(MPa)との関係を表す
σ=130×Δν ・・・(式1)
なる式から算出が行える。
具体的には、まず、アルミナるつぼ内にMOCVD−GaNテンプレート6を載置し、続いて、該アルミナるつぼ内に、金属Gaを30g、金属Naを44g、炭素を30mg、それぞれ充填した。係るアルミナるつぼを加熱炉に入れ、炉内温度を850℃とし、炉内圧力を4.5MPaとして、約20時間加熱し、その後、室温まで冷却した。冷却終了後、アルミナるつぼを炉内から取り出すと、MOCVD−GaNテンプレート6の表面には、透明なGaNの単結晶層が約50μmの厚さで堆積していた。

Claims (7)

  1. GaNテンプレート基板であって、
    下地基板と、
    前記下地基板の上にエピタキシャル形成された第1のGaN層と、
    を備え、前記第1のGaN層の面内方向に内在する圧縮応力が、260MPa以上である、
    ことを特徴とするGaNテンプレート基板。
  2. GaNテンプレート基板であって、
    下地基板と、
    前記下地基板の上にエピタキシャル形成された第1のGaN層と、
    を備え、前記第1のGaN層のラマン分光測定を行って得られるラマンスペクトルにおける、波数568nm−1近傍でのGaNのE2フォノンのピークの半値幅が、1.8cm−1以下である、
    ことを特徴とするGaNテンプレート基板。
  3. GaNテンプレート基板であって、
    下地基板と、
    前記下地基板の上にエピタキシャル形成された第1のGaN層と、
    を備え、前記第1のGaN層の面内方向に内在する圧縮応力が、260MPa以上であり、かつ、
    前記第1のGaN層のラマン分光測定を行って得られるラマンスペクトルにおける、波数568nm−1近傍でのGaNのE2フォノンのピークの半値幅が、1.8cm−1以下である、
    ことを特徴とするGaNテンプレート基板。
  4. 請求項1または請求項3に記載のGaNテンプレート基板であって、
    前記圧縮応力の値は、前記第1のGaN層のラマン分光測定を行って得られるラマンスペクトルから求められる、
    ことを特徴とするGaNテンプレート基板。
  5. 請求項1ないし請求項4のいずれかに記載のGaNテンプレート基板であって、
    前記第1のGaN層の上にエピタキシャル形成された第2のGaN層、
    をさらに備えることを特徴とするGaNテンプレート基板。
  6. 請求項5に記載のGaNテンプレート基板であって、
    前記第1のGaN層は、MOCVD法によって形成されたものであり、
    前記第2のGaN層は、フラックス法によって形成されたGaN単結晶層の表面を研磨することによって形成されたものである、
    ことを特徴とするGaNテンプレート基板。
  7. デバイス基板であって、
    請求項1ないし請求項4のいずれかに記載のGaNテンプレート基板と、
    前記第1のGaN層の上にエピタキシャル形成された第2のGaN層と、
    前記第2のGaN層の上にエピタキシャル形成された、13族窒化物からなるデバイス層と、
    を備えることを特徴とするデバイス基板。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016032038A (ja) * 2014-07-29 2016-03-07 住友化学株式会社 窒化物半導体ウエハおよびその製造方法
CN107230737B (zh) * 2016-03-25 2019-03-08 松下知识产权经营株式会社 Iii族氮化物基板以及iii族氮化物结晶的制造方法
US11309455B2 (en) 2017-08-24 2022-04-19 Ngk Insulators, Ltd. Group 13 element nitride layer, free-standing substrate and functional element
JP7157062B2 (ja) * 2017-08-24 2022-10-19 日本碍子株式会社 13族元素窒化物層の製造方法
JP6639751B2 (ja) 2017-08-24 2020-02-05 日本碍子株式会社 13族元素窒化物層、自立基板および機能素子
CN111052413B (zh) * 2017-08-24 2023-08-15 日本碍子株式会社 13族元素氮化物层、自立基板以及功能元件
WO2019039208A1 (ja) * 2017-08-24 2019-02-28 日本碍子株式会社 13族元素窒化物層、自立基板および機能素子
WO2019039249A1 (ja) * 2017-08-24 2019-02-28 日本碍子株式会社 13族元素窒化物層、自立基板および機能素子
WO2019039055A1 (ja) * 2017-08-24 2019-02-28 日本碍子株式会社 13族元素窒化物層の製造方法
JP6857247B2 (ja) * 2017-08-24 2021-04-14 日本碍子株式会社 13族元素窒化物層、自立基板および機能素子
CN111052415B (zh) * 2017-08-24 2023-02-28 日本碍子株式会社 13族元素氮化物层、自立基板以及功能元件
JP6851485B2 (ja) * 2017-08-24 2021-03-31 日本碍子株式会社 13族元素窒化物層、自立基板および機能素子
CN115343269B (zh) * 2022-07-11 2023-10-03 清华大学 一种基于声子缺陷工程的材料热导性质调控方法及系统

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004013385A1 (ja) * 2002-07-31 2004-02-12 Osaka Industrial Promotion Organization Iii族元素窒化物単結晶の製造方法およびそれにより得られたiii族元素窒化物透明単結晶
JP2004506323A (ja) * 2000-08-04 2004-02-26 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 基板上に堆積された窒化ガリウムフィルムにおける応力の制御方法
JP2007169132A (ja) * 2005-12-26 2007-07-05 Sumitomo Electric Ind Ltd 窒化ガリウム結晶基板、半導体デバイス、半導体デバイスの製造方法および窒化ガリウム結晶基板の識別方法
US20130234146A1 (en) * 2012-03-06 2013-09-12 Infineon Technologies Austria Ag Semiconductor device and method
WO2013139887A1 (de) * 2012-03-21 2013-09-26 Freiberger Compound Materials Gmbh Verfahren zur herstellung von iii-n-einkristallen, und iii-n-einkristall

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1204241C (zh) * 2001-06-04 2005-06-01 高瑞伦 歧化酶(sod)酒的生产方法
US7632761B2 (en) * 2006-06-01 2009-12-15 Wayne State University Method of making thin film anatase titanium dioxide
JP5491065B2 (ja) * 2009-04-30 2014-05-14 住友電気工業株式会社 ウエハ生産物を作製する方法、及び窒化ガリウム系半導体光素子を作製する方法
US8525228B2 (en) * 2010-07-02 2013-09-03 The Regents Of The University Of California Semiconductor on insulator (XOI) for high performance field effect transistors
CN102359956B (zh) * 2011-10-02 2013-06-12 西安电子科技大学 a面GaN外延层薄膜腐蚀应力的拉曼表征方法
JP5166594B1 (ja) * 2011-12-12 2013-03-21 株式会社東芝 半導体発光素子
TWI448427B (zh) * 2012-02-08 2014-08-11 Nat Univ Tsing Hua 利用低頻電磁波製備石墨烯之方法
JP2013201397A (ja) * 2012-03-26 2013-10-03 Fujitsu Ltd 半導体装置の製造方法、半導体装置及び半導体結晶成長用基板
TWI617045B (zh) * 2012-07-06 2018-03-01 晶元光電股份有限公司 具有奈米柱之發光元件及其製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004506323A (ja) * 2000-08-04 2004-02-26 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 基板上に堆積された窒化ガリウムフィルムにおける応力の制御方法
WO2004013385A1 (ja) * 2002-07-31 2004-02-12 Osaka Industrial Promotion Organization Iii族元素窒化物単結晶の製造方法およびそれにより得られたiii族元素窒化物透明単結晶
JP2007169132A (ja) * 2005-12-26 2007-07-05 Sumitomo Electric Ind Ltd 窒化ガリウム結晶基板、半導体デバイス、半導体デバイスの製造方法および窒化ガリウム結晶基板の識別方法
US20130234146A1 (en) * 2012-03-06 2013-09-12 Infineon Technologies Austria Ag Semiconductor device and method
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