JPWO2014084072A1 - イメージセンサおよびそのデータ伝送方法、情報処理装置および情報処理方法、電子機器、並びにプログラム - Google Patents

Abstract

本技術は、圧縮の自由度やイメージセンサとDSPとの接続性を容易にすることができるようにするイメージセンサおよびそのデータ伝送方法、情報処理装置および情報処理方法、電子機器、並びにプログラムに関する。４画素の１２ビットの元画像データフォーマットのデータPixel4*N乃至Pixel4*N+3が、６ビットの圧縮データに変換され、１２ビットの元画像データフォーマットと同一の構成となる１２ビットの圧縮データフォーマットに２画素ずつ配置されて、データData2*N，Data2*N+1が構成される。さらに、圧縮データフォーマットData2*N，Data2*N+1の上位８ビットが読み出されて、データByte3*N，Byte3*N+1に配置し、圧縮データフォーマットData2*N，Data2*N+1の下位４ビットずつがデータByte3*N+2に配置される。本技術は、撮像装置に適用することができる。

Description

本技術は、イメージセンサおよびそのデータ伝送方法、情報処理装置および情報処理方法、電子機器、並びにプログラムに関し、特に、既存のデータ伝送のインタフェースに手を加えること無く、規定フォーマットでの画像データの伝送を可能とし、圧縮方式や画像処理LSI（Large Scale Integration）との接続について、自由度を向上できるようにしたイメージセンサおよびそのデータ伝送方法、情報処理装置および情報処理方法、電子機器、並びにプログラムに関する。

デジタルカメラなどに代表される機器においては、イメージセンサにより撮像された画像が、圧縮データに変換されて、DSP（Digital Signal Processor）などを構成する画像処理LSIにインタフェースを介して供給され、様々な処理がなされて出力される。

ところで、イメージセンサと画像処理LSIとのインタフェース間で伝送される圧縮データ方式としては、例えばDPCM（Differential Pulse Code Modulation）/PCM（Pulse Code Modulation）を組み合わせた方式などが採用されている。これらの一例として、携帯電話向けのチップ間インタフェースに関し、圧縮データについての規格として、SMIA（Standard Mobile Imaging Architecture）規格が設けられている（非特許文献１参照）。

また、Nビット信号をnビット信号に圧縮し、分解、連結してNビットとして出力する方式が提案されている（特許文献１参照）。これは、nビットに低下したデータレートをNビットのデータレートに調整することで画素データ出力期間を短縮することを目的としたものである。すなわち、例えば、12bitの画素データを8bitに圧縮し、次画素を4bitに分解して12bitのデータとして伝送している。

SMIA 1.0 Part 1:Functional specification

特開２０１１−０４９９０１号公報

しかしながら、SMIA規格においては、圧縮後のデータについては、１画素のRAWデータとして扱う必要があり、多種多様な圧縮データを取扱うには新たにRAW規格を策定する必要がある。

そのため圧縮率の変更にはLINK層でのフォーマットコンバータ回路の変更が必要になりパッキング回路の修正が伴う。

また、特許文献１の技術においては、画素データのビット数が圧縮前、データ伝送時で同じことを前提としているため、例えば、12bitの画素データを5bitに変換するといった圧縮率に設定することが難しく、圧縮率を自由に設定することができない。さらに、高速伝送に対応したクロックデータリカバリ方式に対応した8B10B伝送などへの適用方法も不明である。

本技術は、このような状況に鑑みてなされたものであり、特に、複数の画素データを様々な画素数の圧縮フォーマットに変換した後、規定の伝送フォーマットに変換して伝送することにより、既存のインタフェースを利用しつつ、様々な圧縮率を設定できるようにするものである。

本技術の第１の側面のイメージセンサは、元画像を撮像する撮像部と、前記元画像の複数の画素データを、圧縮フォーマットに圧縮する圧縮部と、前記元画像の複数の画素データの圧縮フォーマットを、複数の画素データの伝送フォーマットに変換する変換部とを含む。

前記伝送フォーマットのビット長は、前記圧縮フォーマットのビット長と異なるようにしてもよい。

前記伝送フォーマットのビット長は、前記圧縮フォーマットのビット長と同一にするようにしてもよい。

前記圧縮部には、前記元画像の複数の画素データ単位で前記圧縮フォーマットに圧縮させ、前記変換部には、前記元画像の複数の画素データ単位で圧縮された前記圧縮フォーマットを、前記複数の伝送フォーマットに変換させるようにしてもよい。

前記変換部には、前記元画像の複数の画素データ単位で圧縮された前記圧縮フォーマットを、前記複数の伝送フォーマットに変換する際、ブロックサイズに合わせるため、前記複数の画素データ単位で処理する画素データに仮想データを配置させるようにしてもよい。

前記元画像の画質に応じて圧縮率を設定する設定部をさらに含ませるようにしてもよく、前記圧縮部には、前記設定部により設定される圧縮率で、前記元画像の複数の画素データを、圧縮フォーマットに圧縮させるようにしてもよい。

本技術の第１の側面のイメージセンサのデータ伝送方法は、元画像を撮像し、前記元画像の複数の画素データを、圧縮フォーマットに圧縮し、前記元画像の複数の画素データの圧縮フォーマットを、複数の画素データの伝送フォーマットに変換するステップを含む。

本技術の第１の側面のプログラムは、元画像を撮像する撮像ステップと、前記元画像の複数の画素データを、圧縮フォーマットに圧縮する圧縮ステップと、前記元画像の複数の画素データの圧縮フォーマットを、複数の画素データの伝送フォーマットに変換する変換ステップとを含む処理をコンピュータに実行させる。

本技術の第２の側面の情報処理装置は、前記元画像の複数の画素データが、圧縮フォーマットに圧縮され、前記元画像の複数の画素データの圧縮フォーマットが変換された、前記複数の画素データの伝送フォーマットを、前記複数の画素データの圧縮フォーマットに復元する復元部と、前記復元部により復元された圧縮フォーマットを前記元画像の複数の画素データに伸張する伸張部とを含む。

前記伝送フォーマットのビット長は、前記圧縮フォーマットのビット長と異なるようにしてもよい。

前記伝送フォーマットのビット長は、前記圧縮フォーマットのビット長と同一であるようにしてもよい。

前記復元部には、前記複数の伝送フォーマットを、前記元画像の複数の画素データ単位で前記圧縮フォーマットに復元させ、前記伸張部には、前記元画像の複数の画素データ単位で圧縮された前記圧縮フォーマットを、前記複数の画素データに伸張させるようにしてもよい。

前記元画像の画質に応じて圧縮率を設定する設定部をさらに含ませるようにしてもよく、前記伸張部には、前記設定部により設定される圧縮率に基づいて、前記圧縮フォーマットを、前記元画像の複数の画素データに伸張させるようにしてもよい。

本技術の第２の側面の情報処理方法は、前記元画像の複数の画素データが、圧縮フォーマットに圧縮され、前記元画像の複数の画素データの圧縮フォーマットが変換された、前記複数の画素データの伝送フォーマットを、前記複数の画素データの圧縮フォーマットに復元し、復元された圧縮フォーマットを前記元画像の複数の画素データに伸張するステップを含む。

本技術の第２の側面のプログラムは、前記元画像の複数の画素データが、圧縮フォーマットに圧縮され、前記元画像の複数の画素データの圧縮フォーマットが変換された、前記複数の画素データの伝送フォーマットを、前記複数の画素データの圧縮フォーマットに復元する復元ステップと、前記復元ステップの処理により復元された圧縮フォーマットを前記元画像の複数の画素データに伸張する伸張ステップとを含む処理をコンピュータに実行させる。

本技術の第３の側面の電子機器は、元画像を撮像する撮像部と、前記元画像の複数の画素データを、圧縮フォーマットに圧縮する圧縮部と、前記元画像の複数の画素データの圧縮フォーマットを、複数の画素データの伝送フォーマットに変換する変換部とを含む。

本技術の第４の側面の電子機器は、前記元画像の複数の画素データが、圧縮フォーマットに圧縮され、前記元画像の複数の画素データの圧縮フォーマットが変換された、前記複数の画素データの伝送フォーマットを、前記複数の画素データの圧縮フォーマットに復元する復元部と、前記復元部により復元された圧縮フォーマットを前記元画像の複数の画素データに伸張する伸張部とを含む。

本技術の第１，３の側面においては、元画像が撮像され、前記元画像の複数の画素データが、圧縮フォーマットに圧縮され、前記元画像の複数の画素データの圧縮フォーマットが、複数の画素データの伝送フォーマットに変換される。

本技術の第２，４の側面においては、前記元画像の複数の画素データが、圧縮フォーマットに圧縮され、前記元画像の複数の画素データの圧縮フォーマットが変換された、前記複数の画素データの伝送フォーマットが、前記複数の画素データの圧縮フォーマットに復元され、復元された圧縮フォーマットが前記元画像の複数の画素データに伸張される。

本技術の第１乃至第４の側面のイメージセンサ、および電子機器は、独立した装置または電子機器であっても良いし、各処理を行うブロックであっても良い。

本技術の第１乃至第４の側面によれば、既存のデータ伝送のインタフェースに手を加えること無く、規定フォーマットでの画像データの伝送が可能となり、圧縮率や様々なタイプの画像処理LSIとの接続について、自由度を向上させることが可能となる。

伝送システムの第１の構成例を示す図である。 伝送システムの第２の構成例を示す図である。 伝送システムの第３の構成例を示す図である。 フレームフォーマットの例を示す図である。 送信部と受信部の構成例を示す図である。 ヘッダ構造を示す図である。 ヘッダ情報の内容と情報量を示す図である。 ビット配列の例を示す図である。 撮像装置の処理について説明するフローチャートである。 図９のステップＳ２において行われるデータ送信処理について説明するフローチャートである。 １２ビットの元画像データフォーマットを６ビットの圧縮データフォーマットに変換してデータ送信処理、およびデータ受信処理をする例を説明する図である。 図９のステップＳ３において行われるデータ受信処理について説明するフローチャートである。 １２ビットの元画像データフォーマットを５ビットの圧縮データフォーマットに変換してデータ送信処理、およびデータ受信処理をする例を説明する図である。 １２ビットの元画像データフォーマットを４ビットの圧縮データフォーマットに変換してデータ送信処理、およびデータ受信処理をする第１の例を説明する図である。 １２ビットの元画像データフォーマットを４ビットの圧縮データフォーマットに変換してデータ送信処理、およびデータ受信処理をする第２の例を説明する図である。 １０ビットの元画像データフォーマットを６ビットの圧縮データフォーマットに変換してデータ送信処理、およびデータ受信処理をする例を説明する図である。 １０ビットの元画像データフォーマットを５ビットの圧縮データフォーマットに変換してデータ送信処理、およびデータ受信処理をする例を説明する図である。 ３２画素の１２ビットの元画像データフォーマットを１２ビットの元画像データフォーマットと同一の構成の１６画素の圧縮データフォーマットに変換してデータ送信処理、およびデータ受信処理をする例を説明する図である。 ３２画素の１２ビットの元画像データフォーマットを１２ビットの元画像データフォーマットと同一の構成の１６画素の圧縮データフォーマットに変換してデータ送信処理、およびデータ受信処理をする例を説明する図である。 ３２画素の１２ビットの元画像データフォーマットを１２ビットの元画像データフォーマットと同一の構成の１６画素の圧縮データフォーマットに変換してデータ送信処理、およびデータ受信処理をする例を説明する図である。 元画像データフォーマットのビット数、および圧縮率を設定する設定処理を説明する図である。 汎用のパーソナルコンピュータの構成例を説明する図である。

＜伝送システムの第１の構成例＞
まず、図１を参照して、本発明の一実施形態に係る伝送システムの第１の構成例について説明する。

図１の伝送システム１は、イメージセンサ１１とDSP１２から構成される。イメージセンサ１１とDSP１２はそれぞれ異なるLSI(Large Scale Integrated Circuit)により構成され、デジタルカメラや携帯電話機などの、撮像機能を有する同じ撮像装置内に設けられる。イメージセンサ１１には撮像部２１と１つの送信部２２が設けられ、DSP１２には１つの受信部３１と画像処理部３２が設けられている。

イメージセンサ１１の撮像部２１は、CMOS(Complementary Metal Oxide Semiconductor)などの撮像素子よりなり、レンズを介して受光した光の光電変換を行う。また、撮像部２１は、光電変換によって得られた信号のA/D変換などを行い、１フレームの画像を構成する画素データを、１画素のデータずつ順に送信部２２に出力する。

送信部２２は、撮像部２１から供給された各画素のデータを、例えば撮像部２１から供給された順に複数の伝送路に割り当て、複数の伝送路を介して並列にDSP１２に送信する。図１の例においては、８本の伝送路を用いて画素データの伝送が行われている。イメージセンサ１１とDSP１２の間の伝送路は有線の伝送路であってもよいし、無線の伝送路であってもよい。以下、適宜、イメージセンサ１１とDSP１２の間の伝送路をレーン（Lane）という。

DSP１２の受信部３１は、８本のレーンを介して送信部２２から伝送されてきた画素データを受信し、各画素のデータを順に画像処理部３２に出力する。

画像処理部３２は、受信部３１から供給された画素データに基づいて１フレームの画像を生成し、生成した画像を用いて各種の画像処理を行う。イメージセンサ１１からDSP１２に伝送される画像データはRAWデータであり、画像処理部３２においては、画像データの圧縮、画像の表示、記録媒体に対する画像データの記録などの各種の処理が行われる。

＜伝送システムの第２の構成例＞
次に、図２を参照して、伝送システム１の第２の構成例について説明する。図２に示す構成のうち、図１に示す構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

図２の伝送システム１のイメージセンサ１１には、撮像部２１と、２つの送信部である送信部２２−１，２２−２が設けられ、DSP１２には、２つの受信部である受信部３１−１，３１−２と、画像処理部３２が設けられている。

撮像部２１は、撮像を行うことによって得られた１フレームの画像を構成する画素データを、１画素のデータずつ、送信部２２−１と送信部２２−２に並列に出力する。例えば、撮像部２１は、奇数ラインの画素のデータを送信部２２−１に出力し、偶数ラインの画素のデータを送信部２２−２に出力する。

送信部２２−１は、撮像部２１から供給された各画素のデータを、例えば撮像部２１から供給された順に複数のレーンに割り当て、複数のレーンを介して並列にDSP１２に送信する。送信部２２−２も同様に、撮像部２１から供給された各画素のデータを、例えば撮像部２１から供給された順に複数のレーンに割り当て、複数のレーンを介して並列にDSP１２に送信する。

図２の例においてもイメージセンサ１１とDSP１２の間は８本のレーンを介して接続されている。送信部２２−１と送信部２２−２は、それぞれ、４本のレーンを用いて画素データを伝送する。

DSP１２の受信部３１−１は、４本のレーンを介して送信部２２−１から伝送されてきた画素データを受信し、各画素のデータを順に画像処理部３２に出力する。受信部３１−２も同様に、４本のレーンを介して送信部２２−２から伝送されてきた画素データを受信し、各画素のデータを順に画像処理部３２に出力する。

画像処理部３２は、受信部３１−１から供給された画素データと受信部３１−２から供給された画素データに基づいて１フレームの画像を生成し、生成した画像を用いて各種の画像処理を行う。

図２に示すようにイメージセンサ１１に２つの送信部を設け、それに対応させて２つの受信部をDSP１２に設けることにより、撮像部２１が出力する画素データの伝送レートが高い場合であっても画素データをDSP１２に伝送することが可能になる。

＜伝送システムの第３の構成例＞
次に、図３を参照して、伝送システム１の第３の構成例について説明する。図３に示す構成のうち、図１に示す構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

図３の伝送システム１においては、イメージセンサ１１−１とイメージセンサ１１−２の２つのイメージセンサが設けられている。イメージセンサ１１−１には撮像部２１−１と１つの送信部である送信部２２−１が設けられ、イメージセンサ１１−２には撮像部２１−２と１つの送信部である送信部２２−２が設けられる。DSP１２には、図２の場合と同様に、２つの受信部である受信部３１−１，３１−２と、画像処理部３２が設けられている。

イメージセンサ１１−１の撮像部２１−１は、撮像を行うことによって得られた１フレームの画像を構成する画素データを、１画素のデータずつ順に送信部２２−１に出力する。

送信部２２−１は、撮像部２１−１から供給された各画素のデータを、例えば撮像部２１−１から供給された順に複数のレーンに割り当て、複数のレーンを介して並列にDSP１２に送信する。

イメージセンサ１１−２の撮像部２１−２は、撮像を行うことによって得られた１フレームの画像を構成する画素データを、１画素のデータずつ順に送信部２２−２に出力する。

送信部２２−２は、撮像部２１−２から供給された各画素のデータを、例えば撮像部２１−２から供給された順に複数のレーンに割り当て、複数のレーンを介して並列にDSP１２に送信する。

図３の例においてもイメージセンサ側とDSP１２の間は８本のレーンを介して接続されている。イメージセンサ１１−１とイメージセンサ１１−２にはそれぞれ４本のレーンが割り当てられ、送信部２２−１と送信部２２−２は、それぞれ、４本のレーンを用いて画素データを伝送する。

DSP１２の受信部３１−１は、４本のレーンを介してイメージセンサ１１−１の送信部２２−１から伝送されてきた画素データを受信し、各画素のデータを順に画像処理部３２に出力する。受信部３１−２も同様に、４本のレーンを介してイメージセンサ１１−２の送信部２２−２から伝送されてきた画素データを受信し、各画素のデータを順に画像処理部３２に出力する。

画像処理部３２は、受信部３１−１から供給された画素データに基づいて１フレームの画像を生成するとともに、受信部３１−２から供給された画素データに基づいて１フレームの画像を生成する。画像処理部３２は、生成した画像を用いて各種の画像処理を行う。

図３に示すように２つのイメージセンサを設けることにより、例えば、イメージセンサ１１−１により撮像された左目用の画像と、イメージセンサ１１−２により撮像された右目用の画像からなる3D画像を１つのDSP１２で処理することが可能になる。左目用の画像と右目用の画像には視差がある。

以上のように、伝送システム１のイメージセンサには、撮像された１フレームの画像データを伝送する送信部が１つまたは複数設けられる。一方、DSPには、イメージセンサの送信部に対応して、イメージセンサから伝送されてきたデータを受信する受信部が１つまたは複数設けられる。

以下、イメージセンサ１１に１つの送信部が設けられ、DSP１２に１つの受信部が設けられる図１の伝送システム１におけるデータ伝送について説明する。図２と図３の送信部２２−１−受信部３１−１間、送信部２２−２−受信部３１−２間においても同様にしてデータ伝送が行われる。

＜フレームフォーマット＞
次に、図４を参照して、イメージセンサ１１−DSP１２間で１フレームの画像データを伝送するのに用いられるフォーマットの例を説明する。

有効画素領域Ａ１は、撮像部２１により撮像された１フレームの画像の有効画素の領域である。有効画素領域Ａ１の左側には、垂直方向の画素数が有効画素領域Ａ１の垂直方向の画素数と同じであるマージン領域Ａ２が設定される。

有効画素領域Ａ１の上側には、水平方向の画素数が、有効画素領域Ａ１とマージン領域Ａ２全体の水平方向の画素数と同じである前ダミー領域Ａ３が設定される。図４の例においては、前ダミー領域Ａ３にはEmbedded Dataが挿入されている。Embedded Dataは、シャッタスピード、絞り値、ゲインなどの、撮像部２１による撮像に関する設定値の情報が含まれる。後ダミー領域Ａ４にEmbedded Dataが挿入されることもある。

有効画素領域Ａ１の下側には、水平方向の画素数が、有効画素領域Ａ１とマージン領域Ａ２全体の水平方向の画素数と同じである後ダミー領域Ａ４が設定される。

有効画素領域Ａ１、マージン領域Ａ２、前ダミー領域Ａ３、および後ダミー領域Ａ４から画像データ領域Ａ１１が構成される。

画像データ領域Ａ１１を構成する各ラインの前にはヘッダが付加され、ヘッダの前にはStart Codeが付加される。また、画像データ領域Ａ１１を構成する各ラインの後ろにはフッタがオプションで付加され、フッタの後ろにはEnd Codeなどの後述する制御コードが付加される。フッタが付加されない場合、画像データ領域Ａ１１を構成する各ラインの後ろにEnd Codeなどの制御コードが付加される。

撮像部２１により撮像された１フレームの画像をイメージセンサ１１からDSP１２に伝送する毎に、図４に示すフォーマットのデータ全体が伝送データとして伝送される。

図４の上側の帯は下側に示す伝送データの伝送に用いられるパケットの構造を示している。水平方向の画素の並びをラインとすると、パケットのペイロードには、画像データ領域Ａ１１の１ラインを構成する画素のデータが格納される。１フレームの画像データ全体の伝送は、画像データ領域Ａ１１の垂直方向の画素数以上の数のパケットを用いて行われることになる。

１ライン分の画素データが格納されたペイロードに、ヘッダとフッタが付加されることによって１パケットが構成される。後に詳述するように、ヘッダには、Frame Start, Frame End, Line Valid, Line Number, ECCなどの、ペイロードに格納されている画素データの付加的な情報が含まれる。各パケットには、制御コードであるStart CodeとEnd Codeが少なくとも付加される。

このように、１フレームの画像を構成する画素データをライン毎に伝送するフォーマットを採用することによって、ヘッダ等の付加的な情報やStart Code, End Codeなどの制御コードをライン毎のブランキング期間中に伝送することが可能になる。

＜送信部２２と受信部３１の構成＞
次に、図５を参照して、送信部２２と受信部３１の構成例について説明する。

図５の左側に破線で囲んで示す構成が送信部２２の構成であり、右側に破線で囲んで示す構成が受信部３１の構成である。送信部２２と受信部３１は、それぞれ、リンクレイヤの構成と物理レイヤの構成からなる。実線Ｌ２より上側に示す構成がリンクレイヤの構成であり、実線Ｌ２より下側に示す構成が物理レイヤの構成である。

なお、実線Ｌ１の上に示す構成はアプリケーションレイヤの構成である。システム制御部５１、フレームデータ入力部５２、レジスタ５３、および圧縮部５４は撮像部２１において実現される。システム制御部５１は、送信部２２のLINK-TXプロトコル管理部６１と通信を行い、フレームフォーマットに関する情報を提供するなどして画像データの伝送を制御する。フレームデータ入力部５２は、ユーザによる指示などに応じて撮像を行い、撮像を行うことによって得られた画像を構成する各画素のデータを、圧縮部５４を介して送信部２２の変換部６２に供給する。圧縮部５４は、各画素のデータのビット数を、所定のビット数に圧縮して、圧縮した画素のデータを送信部２２の変換部６２に供給する。レジスタ５３は、圧縮部５４における圧縮率、変換部６２における変換のビット数、およびLane数等の情報を記憶する。レジスタ５３に記憶されている情報に従って圧縮された画像データの送信処理が行われる。

また、アプリケーションレイヤの構成のうちのフレームデータ出力部１４１、レジスタ１４２、システム制御部１４３、および伸張部１４４は画像処理部３２において実現される。フレームデータ出力部１４１は、受信部３１から供給された各ラインの画素データであって、伸張部１４４により伸張された画素データに基づいて１フレームの画像を生成し、出力する。フレームデータ出力部１４１から出力された画像を用いて各種の処理が行われる。レジスタ１４２は、伸張部１４４における伸張率、変換部１２５における変換のビット数、およびLane数などの、画像データの受信に関する各種の設定値を記憶する。レジスタ１４２に記憶されている情報に従って画像データの受信処理が行われる。システム制御部１４３は、LINK-RXプロトコル管理部１２１と通信を行い、モードチェンジ等のシーケンスを制御する。

伸張部１４４は、圧縮部５４の圧縮率に対応して各ラインの画素データを伸張する。また、イメージセンサ１１のシステム制御部５１と、DSP１２のシステム制御部１４３とは、シリアル通信により、レジスタ５３に記憶される、圧縮部５４における圧縮率、伸張部１４４が対応すべき圧縮率、変換部６２，１２５における変換のビット数、およびLane数等の情報を、送受信し、それぞれがレジスタ５３，１４２に設定する。このとき、DSP１２のシステム制御部１４３は、図示せぬユーザの入力を受け付ける操作信号に基づいて、元画像データフォーマットのビット数や圧縮データフォーマットのビット数などの情報を受け付けて、イメージセンサ１１のシステム制御部５１に対して設定すべき、圧縮率、および変換部６２，１２５の変換率を設定する。または、システム制御部１４３は、撮像部２１により撮像されるISO（国際標準化機構）感度により、高感度撮像するような場合、ノイズの影響を受けやすいので、画素データフォーマットの圧縮率を低くするように設定し、逆に、低感度であるような場合、ノイズの影響は小さいので、高圧縮率に設定するといったように、撮像条件に応じて圧縮率を設定するようにする。

はじめに、送信部２２のリンクレイヤの構成について説明する。

送信部２２には、リンクレイヤの構成として、LINK-TXプロトコル管理部６１、変換部６２、ペイロードECC挿入部６３、パケット生成部６４、およびレーン分配部６５が設けられる。LINK-TXプロトコル管理部６１は、状態制御部７１、ヘッダ生成部７２、データ挿入部７３、およびフッタ生成部７４から構成される。

LINK-TXプロトコル管理部６１の状態制御部７１は、送信部２２のリンクレイヤの状態を管理する。

ヘッダ生成部７２は、１ライン分の画素データが格納されたペイロードに付加されるヘッダを生成し、パケット生成部６４に出力する。

図６は、ヘッダ生成部７２により生成されるヘッダの構造を示す図である。

上述したように、１パケット全体は、ヘッダと、１ライン分の画素データであるペイロードデータから構成される。パケットにはフッタが付加されることもある。ヘッダは、ヘッダ情報とHeader ECCから構成される。

ヘッダ情報には、Frame Start, Frame End, Line Valid, Line Number, Reservedが含まれる。各情報の内容と情報量を図７に示す。

Frame Startは、フレームの先頭を示す１ビットの情報である。図４の画像データ領域Ａ１１の１ライン目の画素データの伝送に用いられるパケットのヘッダのFrame Startには１の値が設定され、他のラインの画素データの伝送に用いられるパケットのヘッダのFrame Startには０の値が設定される。

Frame Endは、フレームの終端を示す１ビットの情報である。有効画素領域Ａ１の終端ラインの画素データをペイロードに含むパケットのヘッダのFrame Endには１の値が設定され、他のラインの画素データの伝送に用いられるパケットのヘッダのFrame Endには０の値が設定される。

Frame StartとFrame Endが、フレームに関する情報であるフレーム情報となる。

Line Validは、ペイロードに格納されている画素データのラインが有効画素のラインであるのか否かを表す１ビットの情報である。有効画素領域Ａ１内のラインの画素データの伝送に用いられるパケットのヘッダのLine Validには１の値が設定され、他のラインの画素データの伝送に用いられるパケットのヘッダのLine Validには０の値が設定される。

Line Numberは、ペイロードに格納されている画素データにより構成されるラインのライン番号を表す１３ビットの情報である。

Line ValidとLine Numberが、ラインに関する情報であるライン情報となる。

Reservedは拡張用の32ビットの領域である。ヘッダ情報全体のデータ量は６バイトになる。

図６に示すように、ヘッダ情報に続けて配置されるHeader ECCには、６バイトのヘッダ情報に基づいて計算された２バイトの誤り検出符号であるCRC(Cyclic Redundancy Check)符号が含まれる。また、Header ECCには、CRC符号に続けて、ヘッダ情報とCRC符号の組である８バイトの情報と同じ情報が２つ含まれる。

すなわち、１つのパケットのヘッダには、同じヘッダ情報とCRC符号の組が３つ含まれる。ヘッダ全体のデータ量は、１組目のヘッダ情報とCRC符号の組の８バイトと、２組目のヘッダ情報とCRC符号の組の８バイトと、３組目のヘッダ情報とCRC符号の組の８バイトとの、あわせて２４バイトになる。

図８は、ヘッダ情報とCRC符号の１つの組を構成する８バイトのビット配列の例を示す図である。

ヘッダを構成する８バイトのうちの１番目の１バイトであるバイトＨ７には、１ビット目から順に、Frame Start, Frame End, Line Validの各１ビットと、Line Numberの１３ビットのうちの１〜５ビット目が含まれる。また、２番目の１バイトであるバイトＨ６には、Line Numberの１３ビットのうちの６〜１３ビット目が含まれる。

３番目の１バイトであるバイトＨ５から６番目の１バイトであるバイトＨ２がReservedとなる。７番目の１バイトであるバイトＨ１と８番目の１バイトであるバイトＨ０にはCRC符号の各ビットが含まれる。

図５の説明に戻り、ヘッダ生成部７２は、システム制御部５１による制御に従ってヘッダ情報を生成する。例えば、システム制御部５１からは、フレームデータ入力部５２が出力する画素データのライン番号を表す情報や、フレームの先頭、終端を表す情報が供給される。

また、ヘッダ生成部７２は、ヘッダ情報を生成多項式に適用してCRC符号を計算する。ヘッダ情報に付加されるCRC符号の生成多項式は、例えば以下の式（１）により表される。

ヘッダ生成部７２は、ヘッダ情報にCRC符号を付加することによってヘッダ情報とCRC符号の組を生成し、同じヘッダ情報とCRC符号の組を３組繰り返して配置することによってヘッダを生成する。ヘッダ生成部７２は、生成したヘッダをパケット生成部６４に出力する。

データ挿入部７３は、スタッフィング（stuffing）に用いられるデータを生成し、変換部６２とレーン分配部６５に出力する。変換部６２に供給されたスタッフィングデータであるペイロードスタッフィングデータは、変換部６２による変換後の画素データに付加され、ペイロードに格納される画素データのデータ量の調整に用いられる。また、レーン分配部６５に供給されたスタッフィングデータであるレーンスタッフィングデータは、レーン割り当て後のデータに付加され、レーン間のデータ量の調整に用いられる。

フッタ生成部７４は、システム制御部５１による制御に応じて、適宜、ペイロードデータを生成多項式に適用して３２ビットのCRC符号を計算し、計算により求めたCRC符号をフッタとしてパケット生成部６４に出力する。フッタとして付加されるCRC符号の生成多項式は、例えば、以下の式（２）により表される。

変換部６２は、フレームデータ入力部５２から供給された画素データであって、圧縮部５４により圧縮された圧縮データを取得し、各画素の圧縮データを１バイト単位のデータに変換する。例えば、撮像部２１により撮像された画像の各画素の画素値（RGB）の圧縮データは、８ビット、１０ビット、１２ビット、１４ビット、１６ビットのうちのいずれかのビット数で表される。

図５の変換部６２は、このような変換を例えばラインの左端の画素から順に各画素を対象として行う。また、変換部６２は、変換によって得られたバイト単位の圧縮データに、データ挿入部７３から供給されたペイロードスタッフィングデータを付加することによってペイロードデータを生成し、ペイロードECC挿入部６３に出力する。

変換部６２による変換後の圧縮データは、変換によって得られた順に、所定の数のグループにグループ化される。

送信部２２のリンクレイヤにおいては、このようにしてグループ化が行われた後、クロック信号によって規定される期間毎に、各グループにおいて同じ位置にある圧縮データを対象として処理が並行して行われる。

上述したように、１つのパケットのペイロードには１ラインの画素データに対応する圧縮データが含まれる。

１ライン分の画素データに対応する圧縮データがグループ化された後、各グループのデータ長が同じ長さになるように、ペイロードスタッフィングデータが付加される。ペイロードスタッフィングデータは１バイトのデータである。

ペイロードECC挿入部６３は、変換部６２から供給されたペイロードデータに基づいて、ペイロードデータの誤り訂正に用いられる誤り訂正符号を計算し、計算により求めた誤り訂正符号であるパリティをペイロードデータに挿入する。誤り訂正符号として、例えばリードソロモン符号が用いられる。なお、誤り訂正符号の挿入はオプションであり、例えば、ペイロードECC挿入部６３によるパリティの挿入と、フッタ生成部７４によるフッタの付加はいずれか一方のみを行うことが可能とされる。

ペイロードECC挿入部６３は、パリティを挿入したペイロードデータをパケット生成部６４に出力する。パリティの挿入が行われない場合、変換部６２からペイロードECC挿入部６３に供給されたペイロードデータは、そのままパケット生成部６４に出力される。

パケット生成部６４は、ペイロードECC挿入部６３から供給されたペイロードデータに、ヘッダ生成部７２により生成されたヘッダを付加することによってパケットを生成する。フッタ生成部７４によりフッタの生成が行われている場合、パケット生成部６４は、ペイロードデータにフッタを付加することも行う。

パケット生成部６４は、生成した１パケットを構成するデータであるパケットデータをレーン分配部６５に出力する。レーン分配部６５に対しては、ヘッダデータとペイロードデータからなるパケットデータ、ヘッダデータとペイロードデータとフッタデータからなるパケットデータ、または、ヘッダデータと、パリティが挿入されたペイロードデータからなるパケットデータが供給されることになる。図６のパケット構造は論理的なものであり、リンクレイヤ、物理レイヤにおいては、図６の構造を有するパケットのデータがバイト単位で処理される。

レーン分配部６５は、パケット生成部６４から供給されたパケットデータを、先頭のデータから順に、Lane0〜7のうちのデータ伝送に用いる各レーンに割り当てる。

レーン分配部６５は、このようにして各レーンに割り当てたパケットデータを物理レイヤに出力する。以下、Lane0〜7の８レーンを用いてデータを伝送する場合について主に説明するが、データ伝送に用いるレーンの数が他の数の場合であっても同様の処理が行われる。

次に、送信部２２の物理レイヤの構成について説明する。

送信部２２には、物理レイヤの構成として、PHY-TX状態制御部８１、クロック生成部８２、信号処理部８３−０乃至８３−Ｎが設けられる。信号処理部８３−０は、制御コード挿入部９１、8B10Bシンボルエンコーダ９２、同期部９３、および送信部９４から構成される。レーン分配部６５から出力された、Lane0に割り当てられたパケットデータは信号処理部８３−０に入力され、Lane1に割り当てられたパケットデータは信号処理部８３−１に入力される。また、LaneNに割り当てられたパケットデータは信号処理部８３−Ｎに入力される。

このように、送信部２２の物理レイヤには、信号処理部８３−０乃至８３−Ｎがレーンの数と同じ数だけ設けられ、各レーンを用いて伝送するパケットデータの処理が、信号処理部８３−０乃至８３−Ｎのそれぞれにおいて並行して行われる。信号処理部８３−０の構成について説明するが、信号処理部８３−１乃至８３−Ｎも同様の構成を有する。

PHY-TX状態制御部８１は、信号処理部８３−０乃至８３−Ｎの各部を制御する。例えば、信号処理部８３−０乃至８３−Ｎにより行われる各処理のタイミングがPHY-TX状態制御部８１により制御される。

クロック生成部８２は、クロック信号を生成し、信号処理部８３−０乃至８３−Ｎのそれぞれの同期部９３に出力する。

信号処理部８３−０の制御コード挿入部９１は、レーン分配部６５から供給されたパケットデータに対して制御コードを付加する。制御コードは、予め用意された複数種類のシンボルの中から選択された１つのシンボルにより、または複数種類のシンボルの組み合わせにより表されるコードである。制御コード挿入部９１により挿入される各シンボルは８ビットのデータである。後段の回路で8B10B変換が施されることによって、制御コード挿入部９１により挿入された１シンボルは１０ビットのデータになる。一方、受信部３１においては後述するように受信データに対して10B8B変換が施されるが、受信データに含まれる10B8B変換前の各シンボルは１０ビットのデータであり、10B8B変換後の各シンボルは８ビットのデータになる。

制御コードには、Idle Code, Start Code, End Code, Pad Code, Sync Code, Deskew Code, Standby Codeがある。

Idle Codeは、パケットデータの伝送時以外の期間に繰り返し送信されるシンボル群である。Idle Codeは、8B10B CodeであるD CharacterのD00.0（00000000）で表される。

Start Codeは、パケットの開始を示すシンボル群である。上述したように、Start Codeはパケットの前に付加される。Start Codeは、３種類のK Characterの組み合わせであるK28.5, K27.7, K28.2, K27.7の４シンボルで表される。

End Codeは、パケットの終了を示すシンボル群である。上述したように、End Codeはパケットの後ろに付加される。End Codeは、３種類のK Characterの組み合わせであるK28.5, K29.7, K30.7, K29.7の４シンボルで表される。

Pad Codeは、画素データ帯域とPHY伝送帯域の差を埋めるためにペイロードデータ中に挿入されるシンボル群である。画素データ帯域は、撮像部２１から出力され、送信部２２に入力される圧縮された画素データの伝送レートであり、PHY伝送帯域は、送信部２２から送信され、受信部３１に入力される圧縮された画素データの伝送レートである。Pad Codeは、４種類のK Characterの組み合わせであるK23.7, K28.4, K28.6, K28.7の４シンボルで表される。

Lane0に割り当てられたペイロードデータに対するPad Codeの挿入は信号処理部８３−０の制御コード挿入部９１により行われる。他のレーンに割り当てられたペイロードデータに対するPad Codeの挿入も同様に、信号処理部８３−１乃至８３−Ｎにおいてそれぞれ同じタイミングで行われる。Pad Codeの数は、画素データ帯域とPHY伝送帯域の差と、クロック生成部８２が生成するクロック信号の周波数などに基づいて決定される。

このように、Pad Codeは、画素データ帯域が狭く、PHY伝送帯域が広い場合に、双方の帯域の差を調整するために挿入される。例えば、Pad Codeが挿入されることによって、画素データ帯域とPHY伝送帯域の差が一定の範囲内に収まるように調整される。

Sync Codeは、送信部２２−受信部３１間のビット同期、シンボル同期を確保するために用いられるシンボル群である。Sync Codeは、K28.5, Any**の２シンボルで表される。Any**は、どの種類のシンボルが用いられてもよいことを表す。Sync Codeは、例えば送信部２２−受信部３１間でパケットデータの伝送が開始される前のトレーニングモード時に繰り返し送信される。

Deskew Codeは、レーン間のData Skew、すなわち、受信部３１の各レーンで受信されるデータの受信タイミングのずれの補正に用いられるシンボル群である。Deskew Codeは、K28.5, Any**の２シンボルで表される。Deskew Codeを用いたレーン間のData Skewの補正については後述する。

Standby Codeは、送信部２２の出力がHigh-Z（ハイインピーダンス）などの状態になり、データ伝送が行われなくなることを受信部３１に通知するために用いられるシンボル群である。すなわち、Standby Codeは、パケットデータの伝送を終了し、Standby状態になるときに受信部３１に対して伝送される。Standby Codeは、K28.5, Any**の２シンボルで表される。

制御コード挿入部９１は、このような制御コードを付加したパケットデータを8B10Bシンボルエンコーダ９２に出力する。

8B10Bシンボルエンコーダ９２は、制御コード挿入部９１から供給されたパケットデータ（制御コードが付加されたパケットデータ）に対して8B10B変換を施し、１０ビット単位のデータに変換したパケットデータを同期部９３に出力する。

同期部９３は、8B10Bシンボルエンコーダ９２から供給されたパケットデータの各ビットを、クロック生成部８２により生成されたクロック信号に従って送信部９４に出力する。

送信部９４は、Lane0を構成する伝送路を介して、同期部９３から供給されたパケットデータを受信部３１に送信する。８レーンを用いてデータ伝送が行われる場合、Lane1〜7を構成する伝送路をも用いてパケットデータが受信部３１に送信される。

次に、受信部３１の物理レイヤの構成について説明する。

受信部３１には、物理レイヤの構成として、PHY-RX状態制御部１０１、信号処理部１０２−０乃至１０２−Ｎが設けられる。信号処理部１０２−０は、受信部１１１、クロック生成部１１２、同期部１１３、シンボル同期部１１４、10B8Bシンボルデコーダ１１５、スキュー補正部１１６、および制御コード除去部１１７から構成される。Lane0を構成する伝送路を介して送信されてきたパケットデータは信号処理部１０２−０に入力され、Lane1を構成する伝送路を介して送信されてきたパケットデータは信号処理部１０２−１に入力される。また、LaneNを構成する伝送路を介して送信されてきたパケットデータは信号処理部１０２−Ｎに入力される。

このように、受信部３１の物理レイヤには、信号処理部１０２−０乃至１０２−Ｎがレーンの数と同じ数だけ設けられ、各レーンを用いて伝送されてきたパケットデータの処理が、信号処理部１０２−０乃至１０２−Ｎのそれぞれにおいて並行して行われる。信号処理部１０２−０の構成について説明するが、信号処理部１０２−１乃至１０２−Ｎも同様の構成を有する。

受信部１１１は、Lane0を構成する伝送路を介して送信部２２から伝送されてきたパケットデータを表す信号を受信し、クロック生成部１１２に出力する。

クロック生成部１１２は、受信部１１１から供給された信号のエッジを検出することによってビット同期をとり、エッジの検出周期に基づいてクロック信号を生成する。クロック生成部１１２は、受信部１１１から供給された信号を、クロック信号とともに同期部１１３に出力する。

同期部１１３は、クロック生成部１１２により生成されたクロック信号に従って、受信部１１１において受信された信号のサンプリングを行い、サンプリングによって得られたパケットデータをシンボル同期部１１４に出力する。クロック生成部１１２と同期部１１３によりCDR(Clock Data Recovery)の機能が実現される。

シンボル同期部１１４は、パケットデータに含まれる制御コードを検出することによって、または制御コードに含まれる一部のシンボルを検出することによってシンボル同期をとる。例えば、シンボル同期部１１４は、Start Code, End Code, Deskew Codeに含まれるK28.5のシンボルを検出し、シンボル同期をとる。シンボル同期部１１４は、各シンボルを表す１０ビット単位のパケットデータを10B8Bシンボルデコーダ１１５に出力する。

また、シンボル同期部１１４は、パケットデータの伝送が開始される前のトレーニングモード時に送信部２２から繰り返し送信されてくるSync Codeに含まれるシンボルの境界を検出することによってシンボル同期をとる。

10B8Bシンボルデコーダ１１５は、シンボル同期部１１４から供給された１０ビット単位のパケットデータに対して10B8B変換を施し、８ビット単位のデータに変換したパケットデータをスキュー補正部１１６に出力する。

スキュー補正部１１６は、10B8Bシンボルデコーダ１１５から供給されたパケットデータからDeskew Codeを検出する。スキュー補正部１１６によるDeskew Codeの検出タイミングの情報はPHY-RX状態制御部１０１に供給される。

また、スキュー補正部１１６は、Deskew Codeのタイミングを、PHY-RX状態制御部１０１から供給された情報により表されるタイミングに合わせるようにしてレーン間のData Skewを補正する。PHY-RX状態制御部１０１からは、信号処理部１０２−０乃至１０２−Ｎのそれぞれにおいて検出されたDeskew Codeのタイミングのうち、最も遅いタイミングを表す情報が供給されてくる。

信号処理部１０２−１乃至１０２−Ｎのそれぞれにおいて同様の処理が行われることによって、レーン間のData Skewが補正される。

スキュー補正部１１６は、Data Skewを補正したパケットデータを制御コード除去部１１７に出力する。

制御コード除去部１１７は、パケットデータに付加された制御コードを除去し、Start CodeからEnd Codeまでの間のデータをパケットデータとしてリンクレイヤに出力する。

PHY-RX状態制御部１０１は、信号処理部１０２−０乃至１０２−Ｎの各部を制御し、レーン間のData Skewの補正などを行わせる。また、PHY-RX状態制御部１０１は、所定のレーンで伝送エラーが起きて制御コードが失われた場合、失われた制御コードに代えて、他のレーンで伝送されてきた制御コードを付加することによって制御コードの誤り訂正を行う。

次に、受信部３１のリンクレイヤの構成について説明する。

受信部３１には、リンクレイヤの構成として、LINK-RXプロトコル管理部１２１、レーン統合部１２２、パケット分離部１２３、ペイロードエラー訂正部１２４、および変換部１２５が設けられる。LINK-RXプロトコル管理部１２１は、状態管理部１３１、ヘッダエラー訂正部１３２、データ除去部１３３、およびフッタエラー検出部１３４から構成される。

レーン統合部１２２は、物理レイヤの信号処理部１０２−０乃至１０２−Ｎから供給されたパケットデータを、送信部２２のレーン分配部６５による各レーンへの分配順と逆順で並び替えることによって統合する。

パケット分離部１２３は、レーン統合部１２２により統合された１パケット分のパケットデータを、ヘッダデータを構成するパケットデータとペイロードデータを構成するパケットデータに分離する。パケット分離部１２３は、ヘッダデータをヘッダエラー訂正部１３２に出力し、ペイロードデータをペイロードエラー訂正部１２４に出力する。

また、パケット分離部１２３は、パケットにフッタが含まれている場合、１パケット分のデータを、ヘッダデータを構成するパケットデータとペイロードデータを構成するパケットデータとフッタデータを構成するパケットデータに分離する。パケット分離部１２３は、ヘッダデータをヘッダエラー訂正部１３２に出力し、ペイロードデータをペイロードエラー訂正部１２４に出力する。また、パケット分離部１２３は、フッタデータをフッタエラー検出部１３４に出力する。

ペイロードエラー訂正部１２４は、パケット分離部１２３から供給されたペイロードデータにパリティが挿入されている場合、パリティに基づいて誤り訂正演算を行うことによってペイロードデータのエラーを検出し、検出したエラーの訂正を行う。

ペイロードエラー訂正部１２４は、各Basic Block, Extra Blockを対象として誤り訂正を行うことによって得られた誤り訂正後の画素データの圧縮データを変換部１２５に出力する。パケット分離部１２３から供給されたペイロードデータにパリティが挿入されていない場合、パケット分離部１２３から供給されたペイロードデータはそのまま変換部１２５に出力される。

変換部１２５は、ペイロードエラー訂正部１２４から供給されたペイロードデータに含まれるペイロードスタッフィングデータをデータ除去部１３３による制御に従って除去する。

また、変換部１２５は、ペイロードスタッフィングデータを除去して得られたバイト単位の各画素データの圧縮データを、８ビット、１０ビット、１２ビット、１４ビット、または１６ビット単位の圧縮データに変換する。変換部１２５においては、送信部２２の変換部６２による変換と逆の変換が行われる。

変換部１２５は、変換によって得られた８ビット、１０ビット、１２ビット、１４ビット、または１６ビット単位の圧縮された画素データを、伸張部１４４を介してフレームデータ出力部１４１に出力する。この際、伸張部１４４は、圧縮された画素データを伸張処理して元の画素データに復元し、フレームデータ出力部１４１に出力する。フレームデータ出力部１４１においては、例えば、ヘッダ情報のLine Validにより特定される有効画素の各ラインが変換部１２５により得られた画素データに基づいて生成され、ヘッダ情報のLine Numberに従って各ラインが並べられることによって１フレームの画像が生成される。

LINK-RXプロトコル管理部１２１の状態管理部１３１は、受信部３１のリンクレイヤの状態を管理する。

ヘッダエラー訂正部１３２は、パケット分離部１２３から供給されたヘッダデータに基づいてヘッダ情報とCRC符号の組を３組取得する。ヘッダエラー訂正部１３２は、ヘッダ情報とCRC符号の組の各組を対象として、ヘッダ情報のエラーを検出するための演算である誤り検出演算を、そのヘッダ情報と同じ組のCRC符号を用いて行う。

また、ヘッダエラー訂正部１３２は、それぞれの組のヘッダ情報の誤り検出結果と、誤り検出演算により求められたデータの比較結果とのうちの少なくともいずれかに基づいて正しいヘッダ情報を推測し、正しいと推測したヘッダ情報と復号結果を出力する。誤り検出演算により求められたデータは、ヘッダ情報にCRCの生成多項式を適用することによって求められた値である。また、復号結果は、復号成功または復号失敗を表す情報である。

ヘッダ情報とCRC符号の３つの組をそれぞれ組１、組２、組３とする。この場合、ヘッダエラー訂正部１３２は、組１を対象とした誤り検出演算によって、組１のヘッダ情報にエラーがあるか否か（誤り検出結果）と、誤り検出演算により求められたデータであるデータ１を取得する。また、ヘッダエラー訂正部１３２は、組２を対象とした誤り検出演算によって、組２のヘッダ情報にエラーがあるか否かと、誤り検出演算により求められたデータであるデータ２を取得する。ヘッダエラー訂正部１３２は、組３を対象とした誤り検出演算によって、組３のヘッダ情報にエラーがあるか否かと、誤り検出演算により求められたデータであるデータ３を取得する。

また、ヘッダエラー訂正部１３２は、データ１とデータ２が一致するか否か、データ２とデータ３が一致するか否か、データ３とデータ１が一致するか否かをそれぞれ判定する。

例えば、ヘッダエラー訂正部１３２は、組１、組２、組３を対象としたいずれの誤り検出演算によっても誤りが検出されず、誤り検出演算によって求められたデータのいずれの比較結果もが一致した場合、復号結果として、復号成功を表す情報を選択する。また、ヘッダエラー訂正部１３２は、いずれのヘッダ情報も正しいと推測し、組１のヘッダ情報、組２のヘッダ情報、組３のヘッダ情報のうちのいずれかを出力情報として選択する。

一方、ヘッダエラー訂正部１３２は、組１を対象とした誤り検出演算でだけ誤りが検出されなかった場合、復号結果として、復号成功を表す情報を選択するとともに、組１のヘッダ情報が正しいと推測し、組１のヘッダ情報を出力情報として選択する。

また、ヘッダエラー訂正部１３２は、組２を対象とした誤り検出演算でだけ誤りが検出されなかった場合、復号結果として、復号成功を表す情報を選択するとともに、組２のヘッダ情報が正しいと推測し、組２のヘッダ情報を出力情報として選択する。

ヘッダエラー訂正部１３２は、組３を対象とした誤り検出演算でだけ誤りが検出されなかった場合、復号結果として、復号成功を表す情報を選択するとともに、組３のヘッダ情報が正しいと推測し、組３のヘッダ情報を出力情報として選択する。

ヘッダエラー訂正部１３２は、以上のようにして選択した復号結果と出力情報をレジスタ１４２に出力し、記憶させる。このように、ヘッダエラー訂正部１３２によるヘッダ情報の誤り訂正は、複数のヘッダ情報の中から、エラーのないヘッダ情報をCRC符号を用いて検出し、検出したヘッダ情報を出力するようにして行われる。

データ除去部１３３は、レーン統合部１２２を制御してレーンスタッフィングデータを除去し、変換部１２５を制御してペイロードスタッフィングデータを除去する。

フッタエラー検出部１３４は、パケット分離部１２３から供給されたフッタデータに基づいて、フッタに格納されたCRC符号を取得する。フッタエラー検出部１３４は、取得したCRC符号を用いて誤り検出演算を行い、ペイロードデータのエラーを検出する。フッタエラー検出部１３４は、誤り検出結果を出力し、レジスタ１４２に記憶させる。

＜イメージセンサ１１とDSP１２の動作＞
次に、以上のような構成を有する送信部２２と受信部３１の一連の処理について説明する。

はじめに、図９のフローチャートを参照して、伝送システム１を有する撮像装置の動作について説明する。図９の処理は、例えば、撮像装置に設けられたシャッタボタンが押されるなどして撮像の開始が指示されたときに開始される。

ステップＳ１において、イメージセンサ１１の撮像部２１は撮像を行う。撮像部２１のフレームデータ入力部５２（図５）は、撮像によって得られた１フレームの画像を構成する画素データを、１画素のデータずつ順に圧縮部５４で圧縮データに変換させた後、送信部２２に出力する。

ステップＳ２において、送信部２２によりデータ送信処理が行われる。データ送信処理により、１ライン分の画素データをペイロードに格納したパケットが生成され、パケットを構成するパケットデータが受信部３１に対して送信される。データ送信処理については図１０のフローチャートを参照して後述する。

ステップＳ３において、受信部３１によりデータ受信処理が行われる。データ受信処理により、送信部２２から送信されてきたパケットデータが受信され、ペイロードに格納されている画素データの圧縮データが画像処理部３２に出力される。データ受信処理については図１２のフローチャートを参照して後述する。

ステップＳ２において送信部２２により行われるデータ送信処理と、ステップＳ３において受信部３１により行われるデータ受信処理は、１ライン分の画素データを対象として交互に行われる。すなわち、ある１ラインの画素データがデータ送信処理によって送信されたとき、データ受信処理が行われ、データ受信処理によって１ラインの画素データが受信されたとき、次の１ラインの画素データを対象としてデータ送信処理が行われる。送信部２２によるデータ送信処理と、受信部３１によるデータ受信処理は、適宜、時間的に並行して行われることもある。ステップＳ４において、画像処理部３２のフレームデータ出力部１４１は、１フレームの画像を構成する全てのラインの画素データの送受信が終了したか否かを判定し、終了していないと判定した場合、ステップＳ２以降の処理を繰り返し行わせる。

１フレームの画像を構成する全てのラインの画素データの送受信が終了したとステップＳ４において判定した場合、ステップＳ５において、画像処理部３２のフレームデータ出力部１４１は、受信部３１から供給された画素データに基づいて１フレームの画像を生成する。

ステップＳ６において、画像処理部３２は、１フレームの画像を用いて画像処理を行い、処理を終了させる。

＜データ送信処理＞
次に、図１０のフローチャートを参照して、図９のステップＳ２において行われるデータ送信処理について説明する。尚、図９においては、ステップＳ１の処理において、画素データが圧縮された後、変換部６２に供給されるものとして説明されているが、説明の便宜上、データ送信処理において画素のデータが圧縮データにされる処理を含むものとして説明を進めるものとする。従って、ステップＳ１においては、画素データが圧縮部５４に供給されるまでの処理であるものとする。

ステップＳ１１において、ヘッダ生成部７２は、Frame Start, Frame End, Line Valid, Line Number, Reservedからなるヘッダ情報を生成する。

ステップＳ１２において、ヘッダ生成部７２は、ヘッダ情報を生成多項式に適用してCRC符号を計算する。

ステップＳ１３において、ヘッダ生成部７２は、ヘッダ情報にCRC符号を付加することによってヘッダ情報とCRC符号の組を生成し、同じヘッダ情報とCRC符号の組を３組繰り返して配置することによってヘッダを生成する。

ステップＳ１４において、圧縮部５４は、フレームデータ入力部５２から供給された画像を圧縮して、変換部６２に供給する。

より具体的には、圧縮部５４は、例えば、元の画像の画素データが１２ビットの元画像データフォーマットである場合であって、このデータフォーマットを１２ビットから６ビットに圧縮するとき、図１１で示される最左列で示される元画像データフォーマットを、左から２列目で示されるように圧縮する。図１１においては、最左列が元画像データフォーマットであり、左から２列目が圧縮された圧縮データフォーマットである。また、３列目は、後述する処理により、変換部６２により圧縮データフォーマットからレーン数に対応して変換された伝送用データフォーマットであり、右から２列目が、後述する処理により伝送用データフォーマットから逆変換された圧縮データフォーマットであり、最右列が、圧縮データフォーマットが伸張された元画像データフォーマットを示している。また、最左列の場合、D_N[11]がMSBを表し、数字の最も小さいD_N[0]がLSBを表し、その他の列についても同様に表される。

すなわち、圧縮部５４は、図１１の最左列で示される元画像の画素N（Pixel4*N）および画素N+1（Pixel4*N+1）の画素データを表すデータD_N[0]〜[11]，D_N+1[0]〜[11]のそれぞれの１２ビットを、図１１の左から２列目で示されるように、データCOMP_N[0]〜[5]とデータCOMP_N+1[0]〜[5]からなるそれぞれ６ビットのデータに圧縮し、さらにそれぞれ６ビットの２画素分のデータを元画像の１画素に相当する１２ビットの元画像データフォーマットと同一の構造からなる圧縮データフォーマットのデータData2*Nに変換する。ここで、変換されたデータData2*Nを構成する２画素分の圧縮データを含む圧縮データフォーマットは、元画像における１画素の元画像データフォーマットと同様である。従って、図１１の左から２列目の圧縮データは、１画素分の元画像データフォーマットに、圧縮された２画素分の圧縮データフォーマットからなるデータが配置されたものとなる。

また、同様に、図１１の最左列で示される元画像の画素N+2（Pixel4*N+2）および画素N+3（Pixel4*N+3）の画素データを表す、それぞれ１２ビットのデータD_N+2[0]〜[11]，D_N+3[0]〜[11]が、図１１の左から２列目で示されるように、データCOMP_N+2[0]〜[5]と、データCOMP_N+3[0]〜[5]とからなる６ビットの圧縮データに圧縮され、さらに、２画素分の圧縮データフォーマットからなる６ビットの圧縮データが、元画像データフォーマットの１画素分のデータに相当する１２ビットの圧縮データフォーマットに配置されることでデータData2*N+1に変換される。

このように、圧縮部５４においては、１２ビットの元画像データフォーマットの元画像データが、規定のビット数の圧縮データフォーマットに圧縮されて、元画像の画素データフォーマットと同一の圧縮データフォーマット上に再配置される。この結果、データフォーマットについては、元画像データフォーマットが維持されつつも、１画素に相当するデータフォーマットには２画素分の圧縮データフォーマットの圧縮データが記録されることで、全体として画素データが圧縮される。

ステップＳ１５において、変換部６２は、フレームデータ入力部５２から供給され、圧縮部５４により圧縮された圧縮データを取得し、変換を行う。変換部６２は、変換によって得られたバイト単位の画素データのグループ化、ペイロードスタッフィングデータの付加などを行うことによって生成したペイロードデータを出力する。ペイロードデータに対しては、適宜、ペイロードECC挿入部６３によりパリティが挿入される。

すなわち、圧縮部５４より供給されてきた圧縮データが、例えば、図１１の左から２列目で示されるように、データCOMP_N[0]〜[5]とデータCOMP_N+1[0]〜[5]とからなる２つの６ビットからなる圧縮データフォーマットのデータData2*N、並びに、データCOMP_N+2[0]〜[5]と、データCOMP_N+3[0]〜[5]とからなる２つの６ビットからなる圧縮データフォーマットのデータData2*N+1である場合、変換部６２は、図１１の左から２列目で示される圧縮データData2*N，Data2*N+1を、図１１の左から３列目で示される伝送データフォーマットからなるデータByte3*N乃至Byte3*N+2に変換する。すなわち、変換部６２は、圧縮データフォーマットからなるデータData2*Nの上位８ビット分となるデータCOMP_N[0]〜[5]およびCOMP_N+1[4]〜[5]を、伝送データフォーマットからなるデータByte3*Nとして配置する。次に、変換部６２は、圧縮データData2*N+1の上位８ビット分となるCOMP_N+2[0]〜[5]およびCOMP_N+3[4]〜[5]を、伝送データフォーマットからなるデータByte3*N+1として配置する。さらに、変換部６２は、圧縮データData2*Nの下位４ビットの圧縮データCOMP_N+1[0]〜[3]、並びに圧縮データData2*N+1の下位４ビットの圧縮データCOMP_N+3[0]〜[3]を、伝送データフォーマットからなるデータByte3*N+2として配置する。

以上のような処理により、圧縮された画素データが、バイト単位の画素データにグループ化される。

ステップＳ１６において、パケット生成部６４は、１ライン分の画素データに対応する圧縮画像データを含むペイロードデータと、ヘッダ生成部７２により生成されたヘッダに基づいてパケットを生成し、１パケットを構成するパケットデータを出力する。

ステップＳ１７において、レーン分配部６５は、パケット生成部６４から供給されたパケットデータを、データ伝送に用いられる複数のレーンに割り当てる。

ステップＳ１８において、制御コード挿入部９１は、レーン分配部６５から供給されたパケットデータに制御コードを付加する。

ステップＳ１９において、8B10Bシンボルエンコーダ９２は、制御コードが付加されたパケットデータの8B10B変換を行い、１０ビット単位のデータに変換したパケットデータを出力する。

ステップＳ２０において、同期部９３は、8B10Bシンボルエンコーダ９２から供給されたパケットデータを、クロック生成部８２により生成されたクロック信号に従って出力し、送信部９４から送信させる。ステップＳ１８乃至Ｓ２０の処理は信号処理部８３−０乃至８３−Ｎにより並行して行われる。１ライン分の画素データの送信が終了したとき、図１０のステップＳ２に戻りそれ以降の処理が行われる。

＜データ受信処理＞
次に、図１２のフローチャートを参照して、図９のステップＳ３において行われるデータ受信処理について説明する。

ステップＳ３１において、受信部１１１は、送信部２２から伝送されてきたパケットデータを表す信号を受信する。ステップＳ３１乃至Ｓ３６の処理は信号処理部１０２−０乃至１０２−Ｎにより並行して行われる。

ステップＳ３２において、クロック生成部１１２は、受信部１１１から供給された信号のエッジを検出することによってビット同期をとる。同期部１１３は、受信部１１１において受信された信号のサンプリングを行い、パケットデータをシンボル同期部１１４に出力する。

ステップＳ３３において、シンボル同期部１１４は、パケットデータに含まれる制御コードを検出するなどしてシンボル同期をとる。

ステップＳ３４において、10B8Bシンボルデコーダ１１５は、シンボル同期後のパケットデータに対して10B8B変換を施し、８ビット単位のデータに変換したパケットデータを出力する。

ステップＳ３５において、スキュー補正部１１６は、Deskew Codeを検出し、上述したように、Deskew CodeのタイミングをPHY-RX状態制御部１０１から供給された情報により表されるタイミングに合わせるようにしてレーン間のData Skewを補正する。

ステップＳ３６において、制御コード除去部１１７は、パケットデータに付加された制御コードを除去する。

ステップＳ３７において、レーン統合部１２２は、信号処理部１０２−０乃至１０２−Ｎから供給されたパケットデータを統合する。

ステップＳ３８において、パケット分離部１２３は、レーン統合部１２２により統合されたパケットデータを、ヘッダデータを構成するパケットデータとペイロードデータを構成するパケットデータに分離する。

ステップＳ３９において、ヘッダエラー訂正部１３２は、パケット分離部１２３により分離されたヘッダデータに含まれるヘッダ情報とCRC符号の各組を対象としてCRC符号を用いた誤り検出演算を行う。また、ヘッダエラー訂正部１３２は、各組の誤り検出結果と、誤り検出演算により求められたデータの比較結果とに基づいてエラーのないヘッダ情報を選択し、出力する。

ステップＳ４０において、変換部１２５は、ペイロードデータを変換し、８ビット、１０ビット、１２ビット、１４ビット、または１６ビット単位の規定ビット数の圧縮データフォーマットに変換して伸張部１４４に出力する。変換の対象となるペイロードデータに対しては、適宜、パリティを用いた誤り訂正がペイロードエラー訂正部１２４により行われる。ここでは、１２ビットの圧縮データフォーマットに変換されるものとする。

ここで、変換部１２５は、ペイロードデータが、例えば、図１１の左から３列目で示されるような伝送データフォーマットからなるデータByte3*N乃至Byte3*N+2である場合、図１１の右から２列目で示されるような圧縮データフォーマットからなる圧縮データData2*N，Data2*N+1に変換する。

より詳細には、変換部１２５は、伝送データフォーマットからなるデータByte3*NのデータCOMP_N[0]〜[5]およびCOMP_N+1[4]〜[5]と、データByte3*N+2のデータCOMP_N+1[0]〜[3]とを用いて、６ビットの２画素分のデータCOMP_N[0]〜[5]およびCOMP_N+1[0]〜[5]を、１画素分の１２ビットからなる元画像データフォーマットと同一の圧縮データフォーマットに再配置して圧縮データData2*Nを構成する。同様に、変換部１２５は、伝送データフォーマットからなるデータByte3*N+1のデータCOMP_N+2[0]〜[5]およびCOMP_Nｓ+3[4]〜[5]と、伝送データフォーマットからなるデータByte3*N+2のデータCOMP_N+3[0]〜[3]とを用いて、６ビットの２画素分のデータCOMP_N+2[0]〜[5]およびCOMP_N+3[0]〜[5]を、圧縮データフォーマットに再配置してデータData2*N+1を構成する。

ステップＳ４１において、伸張部１４４は、圧縮データフォーマットの圧縮データを伸張して、元画像の画素データに復元し、出力する。

そして、１ライン分の画素データの処理が終了したとき、図９のステップＳ３に戻りそれ以降の処理が行われる。

より詳細には、変換部１２５より供給されるデータが、例えば、図１１の右から２列目で示される、１画素分の元画像データフォーマットに相当する、２画素分の圧縮データフォーマットからなる圧縮データが再配置されて構成されたデータData2*N，Data2*N+1である場合、伸張部１４４は、圧縮データData2*N，Data2*N+1を、図１１の最右列で示されるような元画像の１２ビットからなる画素Pixel4*N乃至Pixel4*N+3に伸張する。

すなわち、伸張部１４４は、１２ｓビットからなる１画素分の元画像データフォーマットに相当する圧縮データフォーマットに、２ｓ画素分の圧縮されたデータCOMP_Nｓ[0ｓ]〜[5]およびCOMPｓ_Nｓ+1ｓ[0]〜[5ｓ]が配置されて構成されるデータData2ｓ*Nｓを、それぞれ１２ビットの元画像データフォーマットからなる２ｓ画素分のデータD_Nｓ[0]〜[11ｓ]、およびデータDｓ_N+1ｓ[0]〜[11ｓ]に伸張し、それぞれ１２ｓビットの１画素分の元画像データフォーマットからなる画素データPixel4ｓ*Nｓ,Pixel4ｓ*N+1ｓとして出力する。また、同様に、伸張部１４４は、１２ビットからなる１ｓ画素分の元画像データフォーマットに相当する圧縮データフォーマットに、２ｓ画素分の圧縮されたデータCOMP_Nｓ+2[0ｓ]〜[5ｓ]およびCOMPｓ_N+3ｓ[0]〜[5ｓ]が配置されて構成されるデータData2ｓ*Nｓ+1を、それぞれ１２ビットの元画像データフォーマットからなる画素データDｓ_N+2ｓ[0ｓ]〜[11]、および画素データD_Nｓ+3ｓ[0]〜[11ｓ]に伸張し、それぞれ１２ビットの１ｓ画素分の元画像データフォーマットからなる画素データPixel4ｓ*Nｓ+2,Pixel4ｓ*N+3ｓとして出力する。

イメージセンサ１１とDSP１２の間でのデータ伝送は、以上のように、１ｓフレームの１ラインが１パケットに相当するパケットフォーマットを用いて行われる。

イメージセンサ１１ｓとDSP１２間のデータ伝送に用いられるパケットフォーマットは、ヘッダ情報や、Start Codeｓ, End Codeｓ等のパケット境界を示す制御コードの伝送を最小限に抑えるフォーマットといえ、伝送効率の低下を防ぐことが可能になる。仮に、１パケットのペイロードに格納される画素データが１ｓラインより少ないパケットフォーマットを採用した場合、１フレーム全体の画素データを伝送するためにはより多くのパケットを伝送する必要があり、伝送するヘッダ情報や制御コードの数が多くなる分、伝送効率が低下してしまう。

また、伝送効率の低下を防ぐことによって伝送レイテンシを抑えることが可能となり、大量の画像データを高速に伝送する必要がある高画素・高フレームレートのインタフェースを実現することができる。

伝送の信頼度／冗長度を上げて受信部３１側で誤り訂正を行うことを前提にしたパケットフォーマットを採用することによって、ヘッダ情報の伝送エラー対策を確保することが可能になる。Frame/Line（Vｓ/H）の同期情報等の伝送がヘッダ情報を用いて行われるため、ヘッダ情報が伝送エラーで失われると、システム上、大きな不具合となる可能性があるが、そのようなことを防ぐことができる。

また、ヘッダ情報の伝送エラー対策を確保するための実装コストや消費電力の増大を抑えることもできる。すなわち、イメージセンサ１１とDSP１２ｓ間のデータ伝送に用いられるパケットフォーマットは、CRC符号が付加されていることで、ヘッダ情報の伝送エラーの有無をDSP１２ｓにおいて検出することができるようになっている。また、ヘッダ情報とCRC符号の組を３組伝送することで、ヘッダ情報の伝送エラーが生じた場合にDSP１２ｓにおいて正しいヘッダ情報に訂正することができるようになっている。

仮に、ヘッダ情報の伝送エラー対策として誤り訂正符号を用いるとした場合、誤り訂正符号の計算を行う回路を送信部２２に用意するとともに、誤り訂正演算を行う回路を受信部３１に用意する必要があることになる。ヘッダ情報に付加されるのは誤り検出符号であるCRC符号であるため、誤り訂正に関する演算を行う回路を用意する場合に較べて、回路規模、消費電力を小さくすることができる。また、ヘッダ情報の誤りを検出した場合にヘッダ情報の再送を受信部３１ｓが送信部２２ｓに対して要求することも行われないため、再送要求のための逆方向の伝送路を用意する必要がない。

冗長度を上げ、8B10Bコードの複数のK Characterを組み合わせて制御コードを構成することによって、制御コードのエラー確率を低減させることができ、これにより、比較的簡単な回路で制御コードの伝送エラー対策を確保することが可能になる。

具体的には、Startｓ Codeには３種類のK Characterを４ｓシンボル組み合わせて用いているが、少なくともK28.5以外のシンボルを検出できれば受信部３１ｓにおいてStart Codeを特定することができ、伝送エラーに対する耐性が高いといえる。Endｓ Codeについても同様である。

また、Pad Codeに４ｓ種類のK Characterを組み合わせて用いているが、他の制御コードより多くの種類のKｓ Characterを割り当てることによって、他の制御コードよりエラー耐性を上げることが可能になる。すなわち、４種類のうちの１種類のシンボルを検出できれば受信部３１ｓにおいてPad Codeを特定することができる。Padｓ Codeは、伝送頻度がStart CodeやEndｓ Codeなどよりも高いため、よりエラー耐性を上げることができる構造を持たせている。

さらに、レーン毎に、同じ制御コードを同じタイミングで伝送することによって、１ｓつのレーンで伝送エラーが起きて制御コードが失われた場合でも、他のレーンの制御コードを使って、エラーとなった制御コードを再現することができる。

また、K Characterの数が限られているため、必要最小限のK Characterを組合せてそれぞれの制御コードを構成するようになされている。例えば、繰り返し送信することによって伝送エラーを比較的許容できるSyncｓ Code, Deskewｓ Code, Standbyｓ Codeについては、Kｓ Characterを追加で割り当てる必要がないようなデータ構造を用いている。

再同期させるために必要な制御コードが１パケット（１ライン）毎に割り当てられているため、静電気等の外乱やノイズなどによりビット同期が外れてしまった場合に再同期を迅速にとることができる。また、同期外れによる伝送エラーの影響を最小限に抑えることができる。

具体的には、クロック生成部１１２ｓと同期部１１３により実現されるCDRｓにおいて8B10B変換後のビットデータの遷移／エッジを検出することでビット同期をとることができる。送信部２２がデータを送り続けていれば、CDRｓロック時間として想定された期間内でビット同期をとることができることになる。

また、シンボル同期が外れてしまった場合でも、特定のK Character（K28.5ｓ）をシンボル同期部１１４において検出することによって再同期を迅速にとることができる。K28.5はStart Codeｓ, End Codeｓ, Deskewｓ Codeにそれぞれ用いられているから、１パケット分のパケットデータの伝送期間中に、３箇所でシンボル同期をとることが可能になる。

また、Deskewｓ Codeを用いてレーン間のDataｓ Skewを補正することができるようにすることによって、レーン間の同期をとることもできる。

リンクレイヤにおいて、１６ｓ個ずつなどのグループ単位で各パケットデータが並列処理されるようにすることによって、１クロック周期に１つずつパケットデータを処理する場合に較べて、回路規模やメモリ量を抑えることができる。実装上、パケットデータを１つずつ処理する場合と所定の単位毎にまとめて処理する場合とで、後者の方が回路規模等を抑えることができる。回路規模を抑えることができることによって、消費電力を抑えることも可能になる。

また、レーン割り当ての際、連続するパケットデータを異なるレーンに割り当てることによってエラー耐性を高めることができる。あるレーンにおいてパリティの誤り訂正能力を超えた数の連続するパケットデータに跨ってエラーが生じた場合であっても、受信部３１ｓにおいてレーン結合が行われることによって、エラーが生じたパケットデータの位置が分散することになり、パリティを用いたエラー訂正が可能になることがある。パリティによる誤り訂正能力はパリティ長により定まる。

さらに、物理レイヤに近い方を下位として、レーン分配・レーン統合より上位でECC処理を行うようにすることによって、送信部２２ｓと受信部３１の回路規模を削減することが可能になる。例えば、送信部２２ｓにおいて、パケットデータの各レーンへの割り当てが行われた後にペイロードにECCのパリティが挿入されるとした場合、ペイロードECCｓ挿入部をレーン毎に用意する必要があり、回路規模が大きくなってしまうがそのようなことを防ぐことができる。

物理レイヤにおいてはパケットデータの並列処理が複数の回路で行われるが、PHY-TX状態制御部８１やクロック生成部８２については共通化することによって、それらの回路をレーン毎に用意する場合に較べて回路の簡素化を図ることができる。また、レーン毎に異なる制御コードを伝送しないプロトコルを用いることによって、各レーンのパケットデータを処理する回路の簡素化を図ることができる。

＜１２ｓビットの元画像データフォーマットを８ビットの圧縮データフォーマットに変換して送受信する例＞
以上においては、１２ｓビットの元画像データフォーマットからなる元画像の画素データを５０％圧縮率である６ビットの圧縮データフォーマットからなる圧縮データとし、その後、８ｓビットからなる伝送データフォーマットに変換して送受信する例について説明してきたが、それ以外のビット数の圧縮データであっても送受信することが可能である。

例えば、１２ビットからなる元画像データフォーマットを８ビットの圧縮データフォーマットからなる圧縮データに圧縮した後、８ビットの伝送フォーマットに変換して送受信する場合、１画素分の圧縮データフォーマットのビット数と、伝送データフォーマットのビット数とがいずれも８ｓビットとなるため、圧縮データを伝送フォーマットにそのまま適用して送受信することが可能となる。すなわち、この場合、図１１における伝送データフォーマットのデータByte3*Nｓ+2で示されるような、下位ビットが集められるようなデータが不要となる。結果として、圧縮データフォーマットが８ｓビットとなる圧縮データを伝送する場合であっても、クロックデータリカバリに対応した8B10B変換を利用した高速伝送を実現することが可能となる。

＜１２ビットの元画像データフォーマットを５ビットの圧縮データフォーマットに変換して送受信する例＞
さらに、例えば、１ｓ画素について１２ｓビットからなる元画像データフォーマットのデータを５ｓビットからなる圧縮データフォーマットに圧縮した後、１画素について１０ｓビットからなる元画像データフォーマットと同一の構造の圧縮データフォーマットに２ｓ画素ずつ配置することで、既存の８ビットの伝送フォーマットに変換して送受信することが可能となる。

より詳細には、図１３の最左列で示されるように、８ｓ画素分の元画像データフォーマットからなるデータPixel8ｓ*N乃至Pixel8ｓ*N+7ｓが上述したステップＳ１４ｓの処理により圧縮されることで、図１３の左から２列目で示されるような１０ビットの元画像データフォーマットと同一の構造の圧縮データフォーマットからなるデータData4ｓ*Nｓ乃至Data4ｓ*Nｓ+3に変換される。すなわち、圧縮部５４ｓは、元画像データフォーマットのデータPixel8ｓ*N乃至Pixel8ｓ*N+7ｓのそれぞれの１２ｓビットのデータDｓ_N[0]〜[11]乃至D_N+7[0]〜[11]を５ビットの圧縮されたデータCOMP_N[0]〜[4]乃至COMP_N+7[0]〜[4]に変換する。さらに、圧縮部５４は、図１３の左から２列目で示されるように、２画素分のデータCOMP_N[0]〜[4]，COMP_N+1[0]〜[4]を圧縮データフォーマットのデータData4*Nに配置し、データCOMP_N+2[0]〜[4]，COMP_N+3[0]〜[4]を圧縮データフォーマットのデータData4*N+1に配置し、データCOMP_N+4[0]〜[4]，COMP_N+5[0]〜[4]を圧縮データフォーマットのデータData4*N+2に配置し、データCOMP_N+6[0]〜[4]，COMP_N+7[0]〜[4]を圧縮データフォーマットのデータData4*N+3に配置する。このような処理により、１２ビットの元画像データフォーマットが、５ビットに圧縮され、２画素ずつ１０ビット単位の元画像データフォーマットと同一の構造の圧縮データフォーマットに変換される。

そして、ステップＳ１５の処理により、図１３の左から２列目で示される圧縮データフォーマットからなるデータData4*N乃至Data4*N+3が、８ビットの伝送データフォーマットからなるデータByte5*N乃至Byte5*N+4に変換される。すなわち、変換部６２は、データData4*NのデータCOMP_N[0]〜[4]およびデータCOMP_N+1[2]〜[4]からなる上位８ビットを、図１３の左から３列目で示されるように、伝送データフォーマットからなるデータByte5*Nに配置し、同様に、データData4*N+1のデータCOMP_N+2[0]〜[4]およびデータCOMP_N+3[2]〜[4]をデータByte5*N+1に配置し、データData4*N+2のデータCOMP_N+4[0]〜[4]およびデータCOMP_N+5[2]〜[4]をデータByte5*N+2に配置し、データData4*N+3のデータCOMP_N+6[0]〜[4]およびデータCOMP_N+7[2]〜[4]をデータByte5*N+3に配置し、データData4*N乃至Data4*N+3のそれぞれの下位２ビットからなるデータCOMP_N+1[0]〜[1]，COMP_N+3[0]〜[1]，COMP_N+5[0]〜[1]，COMP_N+7[0]〜[1]をデータByte5*N+4に配置する。

さらに、ステップＳ４０の処理により、図１３の左から３列目で示される伝送データフォーマットからなるByte5*N乃至Byte5*N+4が、図１３の右から２列目で示される、１０ビットの元画像データフォーマットと同一の構造からなる圧縮データフォーマットのデータData4*N乃至Data4*N+3に変換される。すなわち、変換部１２５は、伝送データフォーマットからなるデータByte5*NのデータCOMP_N[0]〜[4]およびデータCOMP_N+1[2]〜[4]、並びにデータByte5*N+4のデータCOMP_N+1[0]〜[1]を、５ビットに圧縮された２画素分のデータとして１０ビットの圧縮データフォーマットからなるデータData4*Nに配置し、同様に、データByte5*N+1のデータCOMP_N+2[0]〜[4]およびデータCOMP_N+3[2]〜[4]、並びにデータByte5*N+4のデータCOMP_N+3[0]〜[1]を、データData4*N+1に配置し、データByte5*N+2のデータCOMP_N+4[0]〜[4]およびデータCOMP_N+5[2]〜[4]、並びにデータByte5*N+4のデータCOMP_N+5[0]〜[1]を、データData4*N+2に配置し、データByte5*N+3のデータCOMP_N+6[0]〜[4]およびデータCOMP_N+7[2]〜[4]、並びにデータByte5*N+4のデータCOMP_N+7[0]〜[1]を、データData4*N+3に配置する。

そして、ステップＳ４１の処理により、図１３の左から２列目で示される１０ビットの元画像データフォーマットと同一の構造からなり、２画素単位の圧縮されたデータが配置された圧縮データフォーマットのデータData4*N乃至Data4*N+3が、図１３の最右列で示される元画像データフォーマットからなるデータPixel8*N乃至Pixel8*N+7に伸張される。

すなわち、伸張部１４４は、１０ビットの元画像データフォーマットと同一の構造からなる１０ビットの圧縮データフォーマットのデータData4*Nの５ビットずつの２画素分のデータCOMP_N[0]〜[4]，COMP_N+1[0]〜[4]を、それぞれD_N[0]〜[11]，D_N+1[0]〜[11]に伸張し、１２ビットの元画像データフォーマットからなるデータPixel8*N，Pixel8*N+1に配置する。同様に、伸張部１４４は、データData4*N+1のデータCOMP_N+2[0]〜[4]，COMP_N+3[0]〜[4]を、それぞれD_N+2[0]〜[11]，D_N+3[0]〜[11]に伸張し、データPixel8*N+2，Pixel8*N+3に配置し、データData4*N+2のデータCOMP_N+4[0]〜[4]，COMP_N+5[0]〜[4]を、それぞれD_N+4[0]〜[11]，D_N+5[0]〜[11]に伸張し、データPixel8*N+4，Pixel8*N+5に配置し、データData4*N+3のデータCOMP_N+6[0]〜[4]，COMP_N+7[0]〜[4]を、それぞれD_N+6[0]〜[11]，D_N+7[0]〜[11]に伸張し、データPixel8*N+6，Pixel8*N+7に配置する。

以上のような処理により１２ビットからなる元画像データフォーマットを５ビットの圧縮データフォーマットに圧縮した場合における８ビットの伝送データフォーマットによる送受信が実現される。

＜１２ビットの元画像データフォーマットを４ビットの圧縮データフォーマットに変換して送受信する第１の例＞
さらに、例えば、１画素について１２ビットからなる元画像データフォーマットのデータを４ビットからなる圧縮データフォーマットに圧縮した後、１画素について８ビットからなる元画像データフォーマットと同一の構造の圧縮データフォーマットに２画素ずつ配置することで、既存の８ビットの伝送フォーマットに変換して送受信することが可能となる。

より詳細には、図１４の最左列で示されるように、２画素分の元画像データフォーマットからなるデータPixel2*N，Pixel2*N+1が上述したステップＳ１４の処理により圧縮されることで、図１４の左から２列目で示されるような８ビットの元画像データフォーマットと同一の構造の圧縮データフォーマットからなるデータDataNに変換される。すなわち、圧縮部５４は、元画像データフォーマットのデータPixel2*N，Pixel2*N+1のそれぞれの１２ビットのデータD_N[0]〜[11]乃至D_N+7[0]〜[11]を４ビットの圧縮データCOMP_N[0]〜[3]乃至COMP_N+1[0]〜[3]に変換する。さらに、圧縮部５４は、図１４の左から２列目で示されるように、２画素分のデータCOMP_N[0]〜[3]，COMP_N+1[0]〜[3]を８ビットからなる圧縮データフォーマットのデータDataNに配置する。このような処理により、１２ビットの元画像データフォーマットが、４ビットずつのデータに圧縮され、８ビットからなる元画像データフォーマットと同一の構造からなる８ビット単位の圧縮データフォーマットに２画素ずつ配置される。

そして、ステップＳ１５の処理により、図１４の左から２列目で示される圧縮データフォーマットからなるデータDataNが、８ビットの伝送データフォーマットからなるデータByteNに変換される。すなわち、変換部６２は、データDataNのデータCOMP_N[0]〜[3]およびデータCOMP_N+1[0]〜[3]からなる８ビットを、図１４の左から３列目で示されるように、８ビットの伝送データフォーマットからなるデータByteNに配置する。

さらに、ステップＳ４０の処理により、図１４の左から３列目で示される伝送データフォーマットからなるByteNが、図１４の右から２列目で示される、８ビットの元画像データフォーマットと同一の構造からなる圧縮データフォーマットのデータDataNに変換される。すなわち、変換部１２５は、伝送データフォーマットからなるデータByteNのデータCOMP_N[0]〜[3]およびCOMP_N+1[0]〜[3]を、圧縮データフォーマットからなるデータDataNに配置する。

そして、ステップＳ４１の処理により、図１４の左から２列目で示される８ビットの元画像データフォーマットと同一の構造からなる圧縮データフォーマットのデータDataNが、図１４の最右列で示される元画像データフォーマットからなるデータPixel2*N乃至Pixel2*N+1に伸張される。

すなわち、伸張部１４４は、８ビットの元画像データフォーマットと同一の構造からなる２画素分の８ビットの圧縮データフォーマットのデータDataNを構成する４ビットずつのデータCOMP_N[0]〜[3]，COMP_N+1[0]〜[3]を、それぞれデータD_N[0]〜[11]，D_N+1[0]〜[11]に伸張し、１２ビットの元画像データフォーマットからなるデータPixel2*N，Pixel2*N+1にそれぞれ配置する。

以上のような処理により１２ビットからなる元画像データフォーマットを４ビットの圧縮データフォーマットに圧縮した場合における８ビットの伝送データフォーマットによる送受信が実現される。

＜１２ビットの元画像データフォーマットを４ビットの圧縮データフォーマットに変換して送受信する第２の例＞
１２ビットの元画像データフォーマットを４ビットの圧縮データフォーマットに変換する場合については、別の手法がさらにある。すなわち、例えば、１画素について１２ビットからなる元画像データフォーマットのデータを４ビットからなる圧縮データフォーマットに圧縮した後、１画素について１２ビットからなる元画像データフォーマットと同一の構造の圧縮データフォーマットに３画素ずつ配置することで、既存の８ビットの伝送フォーマットに変換して送受信することが可能となる。

より詳細には、図１５の最左列で示されるように、６画素分の元画像データフォーマットからなるデータPixel6*N乃至Pixel6*N+5が上述したステップＳ１４の処理により圧縮されることで、図１５の左から２列目で示されるような１２ビットの元画像データフォーマットと同一の構造の圧縮データフォーマットからなるデータData2*N，Data2*N+1に変換される。すなわち、圧縮部５４は、元画像データフォーマットのデータPixel6*N乃至Pixel6*N+5のそれぞれの１２ビットのデータD_N[0]〜[11]乃至D_N+5[0]〜[11]を４ビットの圧縮データCOMP_N[0]〜[3]乃至COMP_N+5[0]〜[3]に変換する。さらに、圧縮部５４は、図１５の左から２列目で示されるように、３画素分のデータCOMP_N[0]〜[3]乃至COMP_N+2[0]〜[3]を圧縮データフォーマットのデータData2*Nに配置し、データCOMP_N+3[0]〜[3]乃至COMP_N+5[0]〜[3]を圧縮データフォーマットのデータData2*N+1に配置する。このような処理により、１２ビットの元画像データフォーマットが、４ビットの圧縮データに変換され、１２ビット単位の圧縮データフォーマットに変換される。

そして、ステップＳ１５の処理により、図１５の左から２列目で示される１２ビットの元画像データフォーマットに対応する圧縮データフォーマットからなるデータData2*N乃至Data2*N+1が、８ビットの伝送データフォーマットからなるデータByte3*N乃至Byte3*N+2に変換される。すなわち、変換部６２は、データData2*NのデータCOMP_N[0]〜[3]およびデータCOMP_N+1[0]〜[3]からなる上位８ビットを、図１５の左から３列目で示されるように、伝送データフォーマットからなるデータByte3*Nに配置し、同様に、データData2*N+1のデータCOMP_N+3[0]〜[3]およびデータCOMP_N+4[0]〜[3]をデータByte3*N+1に配置し、データData2*N乃至Data2*N+1のそれぞれの下位４ビットからなるデータCOMP_N+2[0]〜[3]，COMP_N+5[0]〜[3]をデータByte3*N+2に配置する。

さらに、ステップＳ４０の処理により、図１５の左から３列目で示される伝送データフォーマットからなるByte3*N乃至Byte3*N+2が、図１５の右から２列目で示される、１２ビットの元画像データフォーマットと同一の構造からなる圧縮データフォーマットのデータData2*N，Data2*N+1に変換される。すなわち、変換部１２５は、伝送データフォーマットからなるデータByte3*NのデータCOMP_N[0]〜[3]およびデータCOMP_N+1[0]〜[3]、並びにデータByte3*N+2のデータCOMP_N+2[0]〜[3]を、圧縮データフォーマットからなるデータData2*Nに配置し、同様に、データByte3*N+1のデータCOMP_N+3[0]〜[3]およびデータCOMP_N+4[0]〜[3]、並びにデータByte3*N+2のデータCOMP_N+5[0]〜[3]を、データData2*N+1に配置する。

そして、ステップＳ４１の処理により、図１５の右から２列目で示される１２ビットの元画像データフォーマットと同一の構造からなる圧縮データフォーマットのデータData2*N，Data2*N+1が、図１５の最右列で示される元画像データフォーマットからなるデータPixel6*N乃至Pixel6*N+5に伸張される。

すなわち、伸張部１４４は、１２ビットの元画像データフォーマットと同一の構造からなる３画素分の４ビットの圧縮データフォーマットのデータData2*Nの４ビットずつのデータCOMP_N[0]〜[3]乃至COMP_N+2[0]〜[3]を、それぞれD_N[0]〜[11]乃至D_N+2[0]〜[11]に伸張し、１２ビットの元画像データフォーマットからなるデータPixel6*N乃至Pixel6*N+2に配置する。同様に、伸張部１４４は、データData2*N+1のデータCOMP_N+3[0]〜[3]乃至COMP_N+5[0]〜[3]を、それぞれデータD_N+3[0]〜[11]乃至D_N+5[0]〜[11]に伸張し、データPixel6*N+3乃至Pixel6*N+5に配置する。

以上のような処理により１２ビットからなる元画像データフォーマットを４ビットの圧縮データフォーマットに圧縮した場合における８ビットの伝送データフォーマットによる送受信が実現される。

＜１０ビットの元画像データフォーマットを６ビットの圧縮データフォーマットに変換して送受信する例＞
以上においては、元画像データフォーマットが１２ビットの場合について説明してきたが、例えば、１０ビットの元画像データフォーマットを６ビットの圧縮データフォーマットに変換するようにしてもよい。すなわち、例えば、１画素について１０ビットからなる元画像データフォーマットのデータを６ビットからなるデータに圧縮した後、１画素について１２ビットからなる元画像データフォーマットと同一の構造の圧縮データフォーマットに２画素ずつ配置することで、既存の８ビットの伝送フォーマットに変換して送受信することが可能となる。

より詳細には、図１６の最左列で示されるように、１０ビットずつ４画素分の元画像データフォーマットからなるデータPixel4*N乃至Pixel4*N+3が上述したステップＳ１４の処理により圧縮されることで、図１６の左から２列目で示されるような１２ビットの元画像データフォーマットと同一の構造の圧縮データフォーマットからなるデータData2*N，Data2*N+1に変換される。すなわち、圧縮部５４は、元画像データフォーマットのデータPixel4*N乃至Pixel4*N+3のそれぞれの１０ビットのデータD_N[0]〜[9]乃至D_N+3[0]〜[9]を６ビットの圧縮データCOMP_N[0]〜[5]乃至COMP_N+3[0]〜[5]に変換する。さらに、圧縮部５４は、図１６の左から２列目で示されるように、２画素分のデータCOMP_N[0]〜[5]，COMP_N+1[0]〜[5]を圧縮データフォーマットのデータData2*Nに配置し、データCOMP_N+2[0]〜[5]，COMP_N+3[0]〜[5]を圧縮データフォーマットのデータData2*N+1に配置する。このような処理により、１０ビットの元画像データフォーマットが、６ビットのデータに圧縮され、２画素ずつ１２ビット単位の圧縮データフォーマットに配置される。

そして、ステップＳ１５の処理により、図１６の左から２列目で示される圧縮データフォーマットからなるデータData2*N乃至Data2*N+1が、８ビットの伝送データフォーマットからなるデータByte3*N乃至Byte3*N+2に変換される。すなわち、変換部６２は、データData2*NのデータCOMP_N[0]〜[5]およびCOMP_N+1[4]〜[5]からなる上位８ビットを、図１６の左から３列目で示されるように、伝送データフォーマットからなるデータByte3*Nに配置し、同様に、データData2*N+1のデータCOMP_N+2[0]〜[5]およびデータCOMP_N+4[4]〜[5]からなる上位８ビットをデータByte3*N+1に配置し、データData2*N，Data2*N+1のそれぞれの下位４ビットからなるデータCOMP_N+1[0]〜[3]，COMP_N+3[0]〜[3]をデータByte3*N+2に配置する。

さらに、ステップＳ４０の処理により、図１６の左から３列目で示される伝送データフォーマットからなるByte3*N乃至Byte3*N+2が、図１６の右から２列目で示される、１２ビットの元画像データフォーマットと同一の構造からなる圧縮データフォーマットのデータData2*N，Data2*N+1に変換される。すなわち、変換部１２５は、伝送データフォーマットからなるデータByte3*NのデータCOMP_N[0]〜[5]およびデータCOMP_N+1[4]〜[5]、並びにデータByte3*N+2のCOMP_N+2[0]〜[3]を、圧縮データフォーマットからなるデータData2*Nに配置し、同様に、データByte3*N+2のデータCOMP_N+2[0]〜[5]およびデータCOMP_N+3[4]〜[5]、並びにデータByte3*N+2のデータCOMP_N+5[0]〜[3]を、データData2*N+1に配置する。

そして、ステップＳ４１の処理により、図１６の右から２列目で示される１２ビットの元画像データフォーマットと同一の構造からなる圧縮データフォーマットのデータData2*N，Data2*N+1が、図１６の最右列で示される１０ビットからなる元画像データフォーマットのデータPixel4*N乃至Pixel4*N+3に伸張される。

すなわち、伸張部１４４は、１２ビットの元画像データフォーマットと同一の構造からなる２画素分の６ビットの圧縮データフォーマットのデータData2*Nの６ビットずつのデータCOMP_N[0]〜[5]乃至COMP_N+1[0]〜[5]を、それぞれD_N[0]〜[9]，D_N+1[0]〜[9]に伸張し、１０ビットの元画像データフォーマットからなるデータPixel4*N，Pixel4*N+1に配置する。同様に、伸張部１４４は、データData2*N+1のデータCOMP_N+2[0]〜[5]，COMP_N+3[0]〜[5]を、それぞれデータD_N+2[0]〜[9]乃至D_N+3[0]〜[9]に伸張し、データPixel4*N+2乃至Pixel4*N+3に配置する。

以上のような処理により１０ビットからなる元画像データフォーマットを６ビットの圧縮データフォーマットに圧縮した場合における８ビットの伝送データフォーマットによる送受信が実現される。

＜１０ビットの元画像データフォーマットを５ビットの圧縮データフォーマットに変換して送受信する例＞
以上においては、１０ビットの元画像データフォーマットを６ビットの圧縮データフォーマットに変換する例について説明してきたが、例えば、１画素について１０ビットからなる元画像データフォーマットのデータを５ビットからなる圧縮データフォーマットに圧縮した後、１画素について１０ビットからなる元画像データフォーマットと同一の構造の圧縮データフォーマットに２画素ずつ配置することで、既存の８ビットの伝送データフォーマットに変換して送受信することが可能となる。

より詳細には、図１７の最左列で示されるように、８画素分の元画像データフォーマットからなるデータPixel8*N乃至Pixel8*N+7が上述したステップＳ１４の処理により圧縮されることで、図１７の左から２列目で示されるような１０ビットの元画像データフォーマットと同一の構造の圧縮データフォーマットからなるデータData4*N乃至Data4*N+3に変換される。すなわち、圧縮部５４は、元画像データフォーマットのデータPixel8*N乃至Pixel8*N+7のそれぞれの１０ビットのデータD_N[0]〜[9]乃至D_N+7[0]〜[9]を５ビットに圧縮し、データCOMP_N[0]〜[4]乃至COMP_N+7[0]〜[4]に変換する。さらに、圧縮部５４は、図１７の左から２列目で示されるように、２画素分のデータCOMP_N[0]〜[4]，COMP_N+1[0]〜[4]を圧縮データフォーマットのデータData4*Nに配置し、データCOMP_N+2[0]〜[4]，COMP_N+3[0]〜[4]を圧縮データフォーマットのデータData4*N+1に配置し、データCOMP_N+4[0]〜[4]，COMP_N+5[0]〜[4]を圧縮データフォーマットのデータData4*N+2に配置し、データCOMP_N+6[0]〜[4]，COMP_N+7[0]〜[4]を圧縮データフォーマットのデータData4*N+3に配置する。このような処理により、１０ビットの元画像データフォーマットが、５ビットに圧縮され、２画素ずつ１０ビット単位の圧縮データフォーマットに配置される。

そして、ステップＳ１５の処理により、図１７の左から２列目で示される圧縮データフォーマットからなるデータData4*N乃至Data4*N+3が、８ビットの伝送データフォーマットからなるデータByte5*N乃至Byte5*N+4に変換される。すなわち、変換部６２は、データData4*NのデータCOMP_N[0]〜[4]およびデータCOMP_N+1[2]〜[4]からなる上位８ビットを、図１７の左から３列目で示されるように、伝送データフォーマットからなるデータByte5*Nに配置し、同様に、データData4*N+1のデータCOMP_N+2[0]〜[4]およびCOMP_N+3[2]〜[4]をデータByte5*N+1に配置し、データData4*N+2のデータCOMP_N+4[0]〜[4]およびCOMP_N+5[2]〜[4]をデータByte5*N+2に配置し、データData4*N+3のCOMP_N+6[0]〜[4]およびCOMP_N+7[2]〜[4]をデータByte5*N+3に配置し、データData4*N乃至Data4*N+3のそれぞれの下位２ビットからなるデータCOMP_N+1[0]〜[1]，COMP_N+3[0]〜[1]，COMP_N+5[0]〜[1]，COMP_N+7[0]〜[1]をデータByte5*N+4に配置する。

さらに、ステップＳ４０の処理により、図１７の左から３列目で示される伝送データフォーマットからなるデータByte5*N乃至Byte5*N+4が、図１７の右から２列目で示される、１０ビットの元画像データフォーマットと同一の構造からなる圧縮データフォーマットのデータData4*N乃至Data4*N+3に変換される。すなわち、変換部１２５は、伝送データフォーマットからなるデータByte5*NのデータCOMP_N[0]〜[4]およびデータCOMP_N+1[2]〜[4]、並びにデータByte5*N+4のデータCOMP_N+1[0]〜[1]を、圧縮データフォーマットからなるデータData4*Nに配置し、同様に、データByte5*N+1のデータCOMP_N+2[0]〜[4]およびデータCOMP_N+3[2]〜[4]、並びにデータByte5*N+4のデータCOMP_N+3[0]〜[1]を、データData4*N+1に配置し、データByte5*N+2のデータCOMP_N+4[0]〜[4]およびデータCOMP_N+5[2]〜[4]、並びにデータByte5*N+4のデータCOMP_N+5[0]〜[1]を、データData4*N+2に配置し、データByte5*N+3のデータCOMP_N+6[0]〜[4]およびデータCOMP_N+7[2]〜[4]、並びにデータByte5*N+4のデータCOMP_N+7[0]〜[1]を、データData4*N+3に配置する。

そして、ステップＳ４１の処理により、図１７の左から２列目で示される１０ビットの元画像データフォーマットと同一の構造からなる圧縮データフォーマットのデータData4*N乃至Data4*N+3が、図１７の最右列で示される元画像データフォーマットからなるデータPixel8*N乃至Pixel8*N+7に伸張される。

すなわち、伸張部１４４は、１０ビットの元画像データフォーマットと同一の構造からなる２画素分の１０ビットの圧縮データフォーマットのデータData4*Nの５ビットずつのデータCOMP_N[0]〜[4]，COMP_N+1[0]〜[4]を、それぞれデータD_N[0]〜[9]，D_N+1[0]〜[9]に伸張し、１０ビットの元画像データフォーマットからなるデータPixel8*N，Pixel8*N+1に配置する。同様に、伸張部１４４は、データData4*N+1のデータCOMP_N+2[0]〜[4]，COMP_N+3[0]〜[4]を、それぞれデータD_N+2[0]〜[9]，D_N+3[0]〜[9]に伸張し、データPixel8*N+2，Pixel8*N+3に配置し、データData4*N+2のデータCOMP_N+4[0]〜[4]，COMP_N+5[0]〜[4]を、それぞれデータD_N+4[0]〜[9]，D_N+5[0]〜[9]に伸張し、データPixel8*N+4，Pixel8*N+5に配置し、データData4*N+3のデータCOMP_N+6[0]〜[4]，COMP_N+7[0]〜[4]を、それぞれデータD_N+6[0]〜[9]，D_N+7[0]〜[9]に伸張し、データPixel8*N+6，Pixel8*N+7に配置する。

以上のような処理により１０ビットからなる元画像データフォーマットを５ビットに圧縮し、元画像データフォーマットと同一の構造からなる圧縮データフォーマットに２画素ずつ配置して圧縮した場合における８ビットの伝送データフォーマットによる送受信が実現される。

＜１２ビットの元画像データフォーマットの複数の画素を、異なる複数の画素の元画像データフォーマットに対応する圧縮データフォーマットに変換して送受信する例＞
以上においては、各画素について、画素単位でビット数が固定の圧縮データフォーマットを、既定の元画像データフォーマットに割り付けて、８ビットの伝送データフォーマットに変換する例について説明してきたが、複数の画素に対応する元画像データフォーマットを、異なる複数の画素に対応する可変長の圧縮データフォーマットに変換し、既定の元画像データフォーマットに割り付けて、８ビットの伝送フォーマットに変換するようにしてもよい。

すなわち、例えば、３２画素の１２ビットの元画像データフォーマットを、１６画素の可変長のビット数の圧縮データフォーマットに変換し、これを１６画素分の既定の１２ビットの元画像データフォーマットに対応する圧縮データフォーマットに配置することで、既存の８ビットの伝送フォーマットに変換して送受信することが可能となる。

より詳細には、図１８で示されるように、３２画素分の１２ビットの元画像データフォーマットからなるデータPixelN乃至PixelN+31が上述したステップＳ１４の処理により圧縮されることで、各画素について可変長ビットの圧縮データに変換された後、図１９の左から４列目までの全列で示されるような１２ビットの元画像データフォーマットと同一の構造の圧縮データフォーマットからなるデータDataN乃至DataN+15に変換される。すなわち、圧縮部５４は、３２画素分の元画像データフォーマットのデータPixelN乃至PixelN+31のそれぞれの１２ビットのデータD_N[0]〜[11]乃至D_N+31[0]〜[11]を各画素については可変長であって、かつ、合計１６画素分の１２ビットの元画像データフォーマットに対応するデータCOMP[0]〜[191]に変換する。さらに、圧縮部５４は、図１９の左から４列目までの全列で示されるように、先頭から１２ビットずつ、元画像データフォーマットの１画素に対応するデータCOMP_N[0]〜[11]を、データDataNに配置し、データCOMP[12]〜[23]を、データDataN+1に配置し、・・・、データCOMP[180]〜[191]を、データDataN+15に配置する。このような処理により、３２画素分の１２ビットの元画像データフォーマットが、１６画素分の１２ビットの元画像データフォーマットと同一の構造からなる圧縮データフォーマットに変換される。

そして、ステップＳ１５の処理により、図１９の左から４列目までに示される１２ビットの元画像データフォーマットに対応する圧縮データフォーマットからなるデータDataN乃至DataN+15が、２４ビットずつ、８ビットの伝送データフォーマットからなるデータByte3*N乃至Byte3*N+2に変換される。すなわち、変換部６２は、データDataNのデータCOMP[4]〜[11]からなる上位８ビットを、図１９の最右列で示されるように、伝送データフォーマットからなるデータByte3*Nに配置し、同様に、データDataN+1のデータCOMP[16]〜[23]をデータByte3*N+1に配置し、データDataN，DataN+1のそれぞれの下位４ビットからなるデータCOMP[0]〜[3]，COMP[12]〜[15]をデータByte3*N+2に配置する。また、同様の処理により、１２ビットの元画像データフォーマットと同一の構成からなる圧縮データフォーマットの１４画素分のデータDataN+2乃至DataN+15が、８ビットの伝送データフォーマットに変換される。

さらに、ステップＳ４０の処理により、図１９の最右列で示される伝送データフォーマットからなるByte3*N乃至Byte3*N+2が、順次変換されることにより、図１９の左から４列目までで示される、１２ビットの元画像データフォーマットと同一の構造からなる圧縮データフォーマットのデータDataN乃至DataN+15に変換される。すなわち、変換部１２５は、伝送データフォーマットからなるデータByte3*NのデータCOMP[4]〜[11]およびデータCOMP[0]〜[3]を、圧縮データフォーマットからなるデータDataNに配置し、同様に、データByte3*N+1のデータCOMP[16]〜[23]およびデータCOMP[12]〜[15]を、データDataN+1に配置する。同様の処理により、８ビットの伝送データフォーマットが、１６画素分の１２ビットの元画像データフォーマットと同一の構成からなる圧縮データフォーマットに変換される。

そして、ステップＳ４１の処理により、図１９の左から４列目までで示される１６画素分の１２ビットの元画像データフォーマットと同一の構造からなる圧縮データフォーマットのデータDataN乃至DataN+15が、図２０で示される元画像データフォーマットからなるデータPixelN乃至PixelN+32に伸張される。

すなわち、伸張部１４４は、１２ビットの元画像データフォーマットと同一の構造からなる１６画素分の１２ビットの圧縮データフォーマットのデータDataN乃至DataN+15を、３２画素分の１２ビットずつのデータCOMP[0]〜[191]を、それぞれデータD_N[0]〜[11]乃至D_N+31[0]〜[11]に伸張し、１２ビットの元画像データフォーマットからなるデータPixelN乃至PixelN+31に配置する。

以上のような処理により、３２画素（複数の画素）分の１２ビットからなる元画像データフォーマットを、１６画素（異なる複数の画素）分の可変長ビットの圧縮データフォーマットに圧縮した場合における８ビットの伝送データフォーマットによる送受信が実現される。すなわち、圧縮画素データフォーマットにおいては、１２ビット単位では、画素単位に設定されていないが、複数の画素単位とすることで、イメージセンサ１１とDSP１２との間で画像データを送受信することが可能となる。また、同様な手法により、３２画素の１０ビットの元画像データフォーマットを、１６画素の可変長のビット数の圧縮データフォーマットに変換し、これを１６画素分の既定の１０ビットの元画像データフォーマットに対応する圧縮データフォーマットに配置することで、既存の８ビットの伝送フォーマットに変換して送受信することも可能である。

なお、複数画素単位で処理する場合、例えば、複数画素単位の倍数が水平方向の画素数と一致しないことなどが考えられるが、そのようなときには、水平方向の最終端付近の端数となる画素をコピーして３２の倍数に一致するように仮想データを付加して調整するようにしてもよいし、平均値の仮想データをコピーして３２の倍数に一致するように付加してもよい。このようにすることで、相関性の高いデータを仮想的に配置することにより、画質の劣化を低減させることが可能となる。

以上のような処理により、様々な圧縮率により生成されたビット数の圧縮データフォーマットであっても、既存のインタフェースを利用することで、既存の８ビット、１０ビット、１２ビット、１４ビット、１６ビットのうちのいずれかのビット数として適用することが可能となる。結果として、RAW4，RAW5などの、これまでに実用化されていないデータフォーマットを新たに設定することなく、既存のインタフェースを利用することが可能となる。

また、イメージセンサ１１とDSP１２との間のインタフェースにおいて、画像データを圧縮して帯域を削減することが可能となるので、より多くの画像を伝送することが可能となる。また、インタフェースにおけるレーン数を変えることなく、より多くの画像を伝送することが可能となるため、実装面におけるメリットが大きくなる。例えば、伝送するデータ量を削減することが可能となるため、フレームメモリの容量を変えることなく、より多くの画像を記憶させることが可能となり、ノイズリダクションやHDR(High Dynamic Range)合成に適用することが可能となる。また、既存のインタフェースでの伝送データフォーマットで画像を高速で伝送することが可能となるため、圧縮の自由度や、イメージセンサとDSPとの接続性を高めることが可能となる。

＜ビット数、および圧縮率の設定処理＞
次に、図２１のフローチャートを参照して、圧縮率の設定処理について説明する。圧縮率の設定処理は、ユーザにより図示せぬ操作部が操作されることで発生される操作信号に基づいて設定されるマニュアルモードと、ISO感度に応じて設定されるオートモードとが存在する。このマニュアルモード、およびオートモードとは切り替える図示せぬスイッチなどが設けられており、ユーザにより予め操作される。

ステップＳ６１において、DSP１２のシステム制御部１４３は、図示せぬ操作部の操作信号に基づいて、オートモードであるか否かを判定する。ステップＳ６１において、例えば、オートモードであると判定された場合、処理は、ステップＳ６２に進む。

ステップＳ６２において、システム制御部１４３は、今現在のISO感度設定を測定する。このISO感度については、図示せぬ操作部が操作されることにより予め設定される値であってもよいし、照度や絞りなどに応じて測定、または算出されるものであってもよい。

ステップＳ６３において、システム制御部１４３は、ISO感度に応じた画質を設定する画像データフォーマットの圧縮率を設定する。ここでは、ISO感度が高くなるにしたがって、ノイズの影響を受けやすいので、システム制御部１４３は、ISO感度が高くなるにしたがって、画像データフォーマットの圧縮率を低減するように設定する。逆に、ISO感度が低くになるにしたがって、ノイズの影響を受け難い状態となるので、システム制御部１４３は、ISO感度が低くなるにしたがって、画素データフォーマットの圧縮率を高めるように設定する。システム制御部１４３は、自らのレジスタ１４２に設定した情報を記憶させる。

ステップＳ６４において、システム制御部１４３は、シリアル通信によりイメージセンサ１１のシステム制御部５１と通信し、設定した情報を供給する。この処理により、イメージセンサ１１のシステム制御部５１は、設定された情報をレジスタ５３に記憶させる。

一方、ステップＳ６１において、オートモードではないとみなされた場合、マニュアルモードであるとみなし、処理は、ステップＳ６５に進む。

ステップＳ６５において、システム制御部１４３は、図示せぬ操作ボタンなどにより設定された圧縮率の情報を示す操作内容を読み出す。

ステップＳ６６において、システム制御部１４３は、操作ボタンの操作内容に応じた情報に基づいて、圧縮率を設定し、処理は、ステップＳ６４に進む。

以上の処理により、画質を決定づける画素データフォーマットの圧縮率の情報が設定され、設定された画素データフォーマットの圧縮率で、上述したデータ送信処理、およびデータ受信処理を実現することが可能となる。結果として、既存のインタフェースにより、ユーザの意思に応じた画質、または、ISO感度などに対応した画質に対して、画素データフォーマットの圧縮率を適切に設定することが可能となる。

ところで、上述した一連の処理は、ハードウェアにより実行させることもできるが、ソフトウェアにより実行させることもできる。一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、記録媒体からインストールされる。

図２２は、汎用のパーソナルコンピュータの構成例を示している。このパーソナルコンピュータは、CPU(Central Processing Unit)１００１を内蔵している。CPU１００１にはバス１００４を介して、入出力インタ-フェイス１００５が接続されている。バス１００４には、ROM(Read Only Memory)１００２およびRAM(Random Access Memory)１００３が接続されている。

入出力インタ-フェイス１００５には、ユーザが操作コマンドを入力するキーボード、マウスなどの入力デバイスよりなる入力部１００６、処理操作画面や処理結果の画像を表示デバイスに出力する出力部１００７、プログラムや各種データを格納するハードディスクドライブなどよりなる記憶部１００８、LAN（Local Area Network）アダプタなどよりなり、インターネットに代表されるネットワークを介した通信処理を実行する通信部１００９が接続されている。また、磁気ディスク（フレキシブルディスクを含む）、光ディスク（CD-ROM(Compact Disc-Read Only Memory)、DVD(Digital Versatile Disc)を含む）、光磁気ディスク（ＭＤ(Mini Disc)を含む）、もしくは半導体メモリなどのリムーバブルメディア１０１１に対してデータを読み書きするドライブ１０１０が接続されている。

CPU１００１は、ROM１００２に記憶されているプログラム、または磁気ディスク、光ディスク、光磁気ディスク、もしくは半導体メモリ等のリムーバブルメディア１０１１ら読み出されて記憶部１００８にインストールされ、記憶部１００８からRAM１００３にロードされたプログラムに従って各種の処理を実行する。RAM１００３にはまた、CPU１００１が各種の処理を実行する上において必要なデータなども適宜記憶される。

以上のように構成されるコンピュータでは、CPU１００１が、例えば、記憶部１００８に記憶されているプログラムを、入出力インタフェース１００５及びバス１００４を介して、RAM１００３にロードして実行することにより、上述した一連の処理が行われる。

コンピュータ（CPU１００１）が実行するプログラムは、例えば、パッケージメディア等としてのリムーバブルメディア１０１１に記録して提供することができる。また、プログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することができる。

コンピュータでは、プログラムは、リムーバブルメディア１０１１をドライブ１０１０に装着することにより、入出力インタフェース１００５を介して、記憶部１００８にインストールすることができる。また、プログラムは、有線または無線の伝送媒体を介して、通信部１００９で受信し、記憶部１００８にインストールすることができる。その他、プログラムは、ROM１００２や記憶部１００８に、あらかじめインストールしておくことができる。

なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。

また、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、すべての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。

なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

例えば、本技術は、１つの機能をネットワークを介して複数の装置で分担、共同して処理するクラウドコンピューティングの構成をとることができる。

また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。

さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。

尚、本技術は、以下のような構成も取ることができる。
（１） 元画像を撮像する撮像部と、
前記元画像の複数の画素データを、圧縮フォーマットに圧縮する圧縮部と、
前記元画像の複数の画素データの圧縮フォーマットを、複数の画素データの伝送フォーマットに変換する変換部と
を含むイメージセンサ。
（２） 前記伝送フォーマットのビット長は、前記圧縮フォーマットのビット長と異なる
（１）に記載のイメージセンサ。
（３） 前記伝送フォーマットのビット長は、前記圧縮フォーマットのビット長と同一である
（１）に記載のイメージセンサ。
（４） 前記圧縮部は、前記元画像の複数の画素データ単位で前記圧縮フォーマットに圧縮し、
前記変換部は、前記元画像の複数の画素データ単位で圧縮された前記圧縮フォーマットを、前記複数の伝送フォーマットに変換する
（１）乃至（３）に記載のイメージセンサ。
（５） 前記変換部は、前記元画像の複数の画素データ単位で圧縮された前記圧縮フォーマットを、前記複数の伝送フォーマットに変換する際、ブロックサイズに合わせるため、前記複数の画素データ単位で処理する画素データに仮想データを配置する
（４）に記載のイメージセンサ。
（６） 前記元画像の画質に応じて圧縮率を設定する設定部をさらに含み、
前記圧縮部は、前記設定部により設定される圧縮率で、前記元画像の複数の画素データを、圧縮フォーマットに圧縮する
（１）に記載のイメージセンサ。
（７） 元画像を撮像し、
前記元画像の複数の画素データを、圧縮フォーマットに圧縮し、
前記元画像の複数の画素データの圧縮フォーマットを、複数の画素データの伝送フォーマットに変換する
ステップを含むイメージセンサのデータ伝送方法。
（８） 元画像を撮像する撮像ステップと、
前記元画像の複数の画素データを、圧縮フォーマットに圧縮する圧縮ステップと、
前記元画像の複数の画素データの圧縮フォーマットを、複数の画素データの伝送フォーマットに変換する変換ステップと
を含む処理をコンピュータに実行させるためのプログラム。
（９） 前記元画像の複数の画素データが、圧縮フォーマットに圧縮され、前記元画像の複数の画素データの圧縮フォーマットが変換された、前記複数の画素データの伝送フォーマットを、前記複数の画素データの圧縮フォーマットに復元する復元部と、
前記復元部により復元された圧縮フォーマットを前記元画像の複数の画素データに伸張する伸張部と
を含む情報処理装置。
（１０） 前記伝送フォーマットのビット長は、前記圧縮フォーマットのビット長と異なる
（９）に記載の情報処理装置。
（１１） 前記伝送フォーマットのビット長は、前記圧縮フォーマットのビット長と同一である
（９）に記載の情報処理装置。
（１２） 前記復元部は、前記複数の伝送フォーマットを、前記元画像の複数の画素データ単位で前記圧縮フォーマットに復元し、
前記伸張部は、前記元画像の複数の画素データ単位で圧縮された前記圧縮フォーマットを、前記複数の画素データに伸張する
（９）乃至（１１）のいずれかに記載の情報処理装置。
（１３） 前記元画像の画質に応じて圧縮率を設定する設定部をさらに含み、
前記伸張部は、前記設定部により設定される圧縮率に基づいて、前記圧縮フォーマットを、前記元画像の複数の画素データに伸張する
（９）に記載の情報処理装置。
（１４） 前記元画像の複数の画素データが、圧縮フォーマットに圧縮され、前記元画像の複数の画素データの圧縮フォーマットが変換された、前記複数の画素データの伝送フォーマットを、前記複数の画素データの圧縮フォーマットに復元し、
復元された圧縮フォーマットを前記元画像の複数の画素データに伸張する
ステップを含む情報処理方法。
（１５） 前記元画像の複数の画素データが、圧縮フォーマットに圧縮され、前記元画像の複数の画素データの圧縮フォーマットが変換された、前記複数の画素データの伝送フォーマットを、前記複数の画素データの圧縮フォーマットに復元する復元ステップと、
前記復元ステップの処理により復元された圧縮フォーマットを前記元画像の複数の画素データに伸張する伸張ステップと
を含む処理をコンピュータに実行させるプログラム。
（１６） 元画像を撮像する撮像部と、
前記元画像の複数の画素データを、圧縮フォーマットに圧縮する圧縮部と、
前記元画像の複数の画素データの圧縮フォーマットを、複数の画素データの伝送フォーマットに変換する変換部と
を含む電子機器。
（１７） 前記元画像の複数の画素データが、圧縮フォーマットに圧縮され、前記元画像の複数の画素データの圧縮フォーマットが変換された、前記複数の画素データの伝送フォーマットを、前記複数の画素データの圧縮フォーマットに復元する復元部と、
前記復元部により復元された圧縮フォーマットを前記元画像の複数の画素データに伸張する伸張部と
を含む電子機器。

１ 伝送システム， １１ イメージセンサ， １２ DSP， ２１ 撮像部， ２２ 送信部， ３１ 受信部， ３２ 画像処理部， ５１ システム制御部， ５３ レジスタ， ５４ 圧縮部， ６２ 変換部， ６３ ペイロードECC挿入部， ６４ パケット生成部， ６５ レーン分配部， ７２ ヘッダ生成部， ８３−０乃至８３−Ｎ 信号処理部， ９１ 制御コード挿入部， ９２ 8B10Bシンボルエンコーダ， ９３ 同期部， ９４ 送信部， １０２−０乃至１０２−Ｎ 信号処理部， １１１ 受信部， １１２ クロック生成部， １１３ 同期部， １１４ シンボル同期部， １１５ 10B8Bシンボルデコーダ， １１６ スキュー補正部， １１７ 制御コード除去部， １２２ レーン統合部， １２３ パケット分離部， １２４ ペイロードエラー訂正部， １２５ 変換部， １３２ ヘッダエラー訂正部， １４２ レジスタ， １４３ システム制御部， １４４ 伸張部

Claims (17)

1. 元画像を撮像する撮像部と、
   前記元画像の複数の画素データを、圧縮フォーマットに圧縮する圧縮部と、
   前記元画像の複数の画素データの圧縮フォーマットを、複数の画素データの伝送フォーマットに変換する変換部と
   を含むイメージセンサ。
2. 前記伝送フォーマットのビット長は、前記圧縮フォーマットのビット長と異なる
   請求項１に記載のイメージセンサ。
3. 前記伝送フォーマットのビット長は、前記圧縮フォーマットのビット長と同一である
   請求項１に記載のイメージセンサ。
4. 前記圧縮部は、前記元画像の複数の画素データ単位で前記圧縮フォーマットに圧縮し、
   前記変換部は、前記元画像の複数の画素データ単位で圧縮された前記圧縮フォーマットを、前記複数の伝送フォーマットに変換する
   請求項１に記載のイメージセンサ。
5. 前記変換部は、前記元画像の複数の画素データ単位で圧縮された前記圧縮フォーマットを、前記複数の伝送フォーマットに変換する際、ブロックサイズに合わせるため、前記複数の画素データ単位で処理する画素データに仮想データを配置する
   請求項４に記載のイメージセンサ。
6. 前記元画像の画質に応じて圧縮率を設定する設定部をさらに含み、
   前記圧縮部は、前記設定部により設定される圧縮率で、前記元画像の複数の画素データを、圧縮フォーマットに圧縮する
   請求項１に記載のイメージセンサ。
7. 元画像を撮像し、
   前記元画像の複数の画素データを、圧縮フォーマットに圧縮し、
   前記元画像の複数の画素データの圧縮フォーマットを、複数の画素データの伝送フォーマットに変換する
   ステップを含むイメージセンサのデータ伝送方法。
8. 元画像を撮像する撮像ステップと、
   前記元画像の複数の画素データを、圧縮フォーマットに圧縮する圧縮ステップと、
   前記元画像の複数の画素データの圧縮フォーマットを、複数の画素データの伝送フォーマットに変換する変換ステップと
   を含む処理をコンピュータに実行させるためのプログラム。
9. 前記元画像の複数の画素データが、圧縮フォーマットに圧縮され、前記元画像の複数の画素データの圧縮フォーマットが変換された、前記複数の画素データの伝送フォーマットを、前記複数の画素データの圧縮フォーマットに復元する復元部と、
   前記復元部により復元された圧縮フォーマットを前記元画像の複数の画素データに伸張する伸張部と
   を含む情報処理装置。
10. 前記伝送フォーマットのビット長は、前記圧縮フォーマットのビット長と異なる
    請求項９に記載の情報処理装置。
11. 前記伝送フォーマットのビット長は、前記圧縮フォーマットのビット長と同一である
    請求項９に記載の情報処理装置。
12. 前記復元部は、前記複数の伝送フォーマットを、前記元画像の複数の画素データ単位で前記圧縮フォーマットに復元し、
    前記伸張部は、前記元画像の複数の画素データ単位で圧縮された前記圧縮フォーマットを、前記複数の画素データに伸張する
    請求項９に記載の情報処理装置。
13. 前記元画像の画質に応じて圧縮率を設定する設定部をさらに含み、
    前記伸張部は、前記設定部により設定される圧縮率に基づいて、前記圧縮フォーマットを、前記元画像の複数の画素データに伸張する
    請求項９に記載の情報処理装置。
14. 前記元画像の複数の画素データが、圧縮フォーマットに圧縮され、前記元画像の複数の画素データの圧縮フォーマットが変換された、前記複数の画素データの伝送フォーマットを、前記複数の画素データの圧縮フォーマットに復元し、
    復元された圧縮フォーマットを前記元画像の複数の画素データに伸張する
    ステップを含む情報処理方法。
15. 前記元画像の複数の画素データが、圧縮フォーマットに圧縮され、前記元画像の複数の画素データの圧縮フォーマットが変換された、前記複数の画素データの伝送フォーマットを、前記複数の画素データの圧縮フォーマットに復元する復元ステップと、
    前記復元ステップの処理により復元された圧縮フォーマットを前記元画像の複数の画素データに伸張する伸張ステップと
    を含む処理をコンピュータに実行させるプログラム。
16. 元画像を撮像する撮像部と、
    前記元画像の複数の画素データを、圧縮フォーマットに圧縮する圧縮部と、
    前記元画像の複数の画素データの圧縮フォーマットを、複数の画素データの伝送フォーマットに変換する変換部と
    を含む電子機器。
17. 前記元画像の複数の画素データが、圧縮フォーマットに圧縮され、前記元画像の複数の画素データの圧縮フォーマットが変換された、前記複数の画素データの伝送フォーマットを、前記複数の画素データの圧縮フォーマットに復元する復元部と、
    前記復元部により復元された圧縮フォーマットを前記元画像の複数の画素データに伸張する伸張部と
    を含む電子機器。

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