JPWO2013179571A1 - Ｄｃ−ｄｃコンバータ - Google Patents

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本発明は、バイパスモードから昇圧動作モードに切り替わったときに発生するアンダーシュートを小さくできるＤＣ−ＤＣコンバータを提供することを目的とする。本発明のＤＣ−ＤＣコンバータは、出力電圧と所定の電圧との誤差を出力するエラーアンプと、位相補償を行い、且つ誤差を一端より蓄積して誤差電圧を生成する位相補償用インピーダンス素子と、エラーアンプの出力電圧が所定の電圧に応じた基準電圧より高いか低いかを判定し、その判定結果を示す判定信号を出力する判定部と、エラーアンプの出力電圧が基準電圧より低いことを判定信号が示すときに、位相補償用インピーダンス素子の一端の電圧をエラーアンプの下限出力電圧よりも高い電圧に設定し、エラーアンプの出力電圧が基準電圧より高いことを判定信号が示すときに、この設定を解除する電圧設定部とを備えることを特徴とする。

Description

本発明は、電子機器の電源に使用されるＤＣ−ＤＣコンバータに関し、特に、入力電圧が所定の電圧より高いときにバイパスモードに設定し、入力電圧が所定の電圧より低いときに、昇圧動作モードに設定するＤＣ−ＤＣコンバータに関する。
近年、世界的に環境意識が高まり、自動車市場では環境対応車が活発に市場投入されている。その中でハイブリッド車より低コストで燃費を確実に改善できるアイドリングストップシステムを搭載した低燃費環境対応車が注目されている。
アイドリングストップシステムは、信号や踏切の停止時に自動的にエンジンを止めるシステムであり、１０％程度の燃費が改善される。また、地球温暖化や排ガス規制に対応するために、アイドリングストップ機構を実用化した自動車が増加することが予測されている。
アイドリングストップシステムを搭載したアイドリングストップ車では、電装系が動作している状態でエンジンを始動させることになり、エンジンの始動に使用するセルモーターのイニシャルラッシュカレント（初期突入電流）の発生によりバッテリーの電圧低下が発生する。
つまり、アイドリングストップシステムでは、エンジン始動時にセルモーターがバッテリーの電流を大量消費するためバッテリー電圧が低下し、電子機器が誤動作する場合がある。
このバッテリー電圧低下の状態に置かれても電子機器の動作に必要な電圧と電流を供給するためには、昇圧型ＤＣ−ＤＣコンバータが必要である。
また、車載用のＤＣ−ＤＣコンバータは、エネルギー利用効率を高めるため、バッテリーとオルタネータ（発電機）を電源として使用することが求められている。つまり、車載用のＤＣ−ＤＣコンバータは、エンジン動作時には、オルタネータを電源とし、アイドリングストップ時には、バッテリーを電源とすることが求められている。オルタネータは、エンジンが動作しているときの駆動軸の回転を利用して発電を行うものであり、バッテリーの電圧よりも高い電圧を発生する。
図１は、従来のＤＣ−ＤＣコンバータの回路図である。
図１において、従来のＤＣ−ＤＣコンバータ１００は、入力電圧ＶINが所定の電圧より高いときに、入力電圧ＶINをそのまま出力電圧ＶOとして出力するバイパスモードに設定し、入力電圧ＶINが所定の電圧より低いときに、入力電圧ＶINを昇圧して所定の電圧を出力電圧ＶOとして出力する昇圧動作モードに設定するＤＣ−ＤＣコンバータである。つまり、従来のＤＣ−ＤＣコンバータ１００は、オルタネータを電源とするときには、バイパスモードに設定し、バッテリーを電源とするときには、昇圧動作モードに設定する。
また、このようにバイパスモードと昇圧動作モードとを切り替えるＤＣ−ＤＣコンバータは、例えば特許文献１に記載されている。
従来のＤＣ−ＤＣコンバータ１００は、入力電圧ＶINが所望となる出力電圧である所定の電圧よりも大きいときに、コンパレータ１０２は、ローをリセット信号として、ラッチ回路１１２に出力して、ラッチ回路１１２は、ＮＭＯＳにローを出力する。そして、ＮＭＯＳはオフして、入力端子から出力端子までが導通して、入力電圧ＶINがそのまま出力電圧ＶOとして出力される。
また、入力電圧ＶINが所定の電圧よりも低いときに、ラッチ回路１１２が負荷ＲＬに応じたデューティのＰＷＭ信号をＮＭＯＳに出力し、ＮＭＯＳはスイッチング動作を行う。コイルＬには三角波状の電流が流れるため、センス抵抗Ｒｓの両端電圧は三角波状（ランプ波形）の電圧となる。出力電圧ＶOを抵抗Ｒ１，Ｒ２で分圧した電圧ＦＢと所定の電圧に対応した基準電圧Ｖ_FB_REFとの誤差をエラーアンプ１０３が出力し、位相補償用インピーダンス素子Ｚがそれを蓄積して誤差電圧を生成する。また、位相補償用インピーダンス素子Ｚは、ＤＣ−ＤＣコンバータのフィードバックループの位相補償を行う役割もある。誤差電圧は、コンパレータ１０２に入力されて、三角波状の電圧と比較される。そして、コンパレータ１０２は、ロー区間が誤差電圧に応じた長さのリセット信号を出力し、ラッチ回路１１２は、誤差電圧に応じたデューティのＰＷＭ信号を出力する。
特開２０１０−１７４７２１号公報
しかしながら、図１に示した従来のＤＣ−ＤＣコンバータ１００は、バイパスモードから昇圧動作モードに切り替わったときに発生するアンダーシュートが大きいという問題がある。
すなわち、従来のＤＣ−ＤＣコンバータ１００は、バイパスモードのときに、エラーアンプ１０３の出力電圧がグラウンドレベル（グラウンド電圧）にクランプされるため、位相補償用インピーダンス素子Ｚには、昇圧動作を最も抑制するような誤差電圧、つまり最も軽負荷であるときの誤差電圧が生成される。バイパスモードのときに、昇圧動作を最も抑制するような誤差電圧が生成されると、バイパスモードから昇圧動作モードに切り替わったときに、この誤差電圧を零にするまでの時間が長くなり、この間、負荷電流に応じたスイッチング動作を行うことができないため、大きなアンダーシュートが発生する。
本発明は、上記した点に鑑みて行われたものであり、バイパスモードから昇圧動作モードに切り替わったときに発生するアンダーシュートを小さくできるＤＣ−ＤＣコンバータを提供することを目的とする。
本発明の請求項１に記載のＤＣ−ＤＣコンバータは、出力電圧と所定の電圧との誤差を出力するエラーアンプと、位相補償を行い、且つ前記誤差を一端より蓄積して誤差電圧を生成する位相補償用インピーダンス素子と、前記エラーアンプの出力電圧を監視して、前記エラーアンプの出力電圧が前記所定の電圧に応じた基準電圧より高いか低いかを判定し、その判定結果を示す判定信号を出力する判定部と、前記エラーアンプの出力電圧が前記基準電圧より低いことを前記判定信号が示すときに、前記位相補償用インピーダンス素子の一端の電圧を前記エラーアンプの下限出力電圧よりも高い電圧に設定し、前記エラーアンプの出力電圧が前記基準電圧より高いことを前記判定信号が示すときに、この設定を解除する電圧設定部とを備えることを特徴とする。
本発明の請求項２に記載のＤＣ−ＤＣコンバータは、入力端子に入力される入力電圧が前記所定の電圧より高いときに、前記入力電圧をそのまま出力電圧として出力端子より出力するバイパスモードに設定し、前記入力電圧が前記所定の電圧より低いときに、前記入力電圧を昇圧して前記出力電圧を前記出力端子より出力する昇圧動作モードに設定することを特徴とする。
本発明の請求項３に記載のＤＣ−ＤＣコンバータは、前記電圧設定部は、前記バイパスモードであるときに、前記位相補償用インピーダンス素子の一端の電圧を他端の電圧と同じ電圧かそれよりも高い電圧に設定することを特徴とする。
本発明の請求項４に記載のＤＣ−ＤＣコンバータは、前記電圧設定部は、前記バイパスモードのときに、前記位相補償用インピーダンス素子の両端を短絡し、前記昇圧動作モードのときに、この短絡を解除することを特徴とする。
本発明の請求項５に記載のＤＣ−ＤＣコンバータは、前記電圧設定部は、前記判定信号をセット端子に入力し、第１の出力信号と前記第１の出力信号と逆の極性の第２の出力信号を出力する第１のラッチ回路と、前記エラーアンプの出力端子と前記位相補償用インピーダンス素子の一端との間に接続され、前記第２の出力信号を入力し、前記第２の出力信号が前記判定信号と同じ極性のときにオンし、前記第２の出力信号が前記判定信号と逆の極性のときにオフする第１のスイッチと、前記位相補償用インピーダンス素子の一端と他端との間に接続され、前記第１の出力信号を入力し、前記第１の出力信号が前記判定信号と同じ極性のときにオンし、前記第２の出力信号が前記判定信号と逆の極性のときにオフする第２のスイッチとにより構成されることを特徴とする。
本発明の請求項６に記載のＤＣ−ＤＣコンバータは、前記電圧設定部は、前記判定信号をセット端子に入力し、第１の出力信号と前記第１の出力信号と逆の極性の第２の出力信号を出力する第１のラッチ回路と、前記エラーアンプの出力端子と前記位相補償用インピーダンス素子の一端との間に接続され、前記第２の出力信号を入力し、前記第２の出力信号が前記判定信号と同じ極性のときにオンし、前記第２の出力信号が前記判定信号と逆の極性のときにオフする第１のスイッチと、前記位相補償用インピーダンス素子の一端と、前記バイパスモードのときに、この一端に設定される電圧を生成する電圧源との間に接続され、前記第１の出力信号を入力し、前記第１の出力信号が前記判定信号と同じ極性のときにオンし、前記第２の出力信号が前記判定信号と逆の極性のときにオフする第２のスイッチとにより構成されることを特徴とする。
本発明の請求項７に記載のＤＣ−ＤＣコンバータは、前記判定部は、前記エラーアンプの出力電圧と前記基準電圧とを比較して、前記エラーアンプの出力電圧が前記基準電圧よりも低いときに、前記バイパスモードであることを示し、前記エラーアンプの出力電圧が前記基準電圧よりも高いときに、前記昇圧動作モードであることを示す前記判定信号を出力する第１のコンパレータにより構成されることを特徴とする。
本発明の請求項８に記載のＤＣ−ＤＣコンバータは、前記誤差電圧に応じたデューティのＰＷＭ信号を出力するＰＷＭ信号生成部とをさらに備え、前記昇圧動作モードのときに、前記ＰＷＭ信号によりスイッチング動作を行うことを特徴とする。
本発明の請求項９に記載のＤＣ−ＤＣコンバータは、前記ＰＷＭ信号生成部は、前記入力端子に流れる入力電流に応じた電圧と前記誤差電圧とを比較して、前記入力電流に応じた電圧よりも前記誤差電圧が高いときにリセット信号を出力する第２のコンパレータと、クロックをセット端子に入力し、前記リセット信号をリセット端子に入力し、前記ＰＷＭ信号を出力するとともに、前記ＰＷＭ信号と逆の極性の信号を前記第１のラッチ回路のリセット端子に出力する第２のラッチ回路とにより構成されることを特徴とする。
本発明の請求項１０に記載のＤＣ−ＤＣコンバータは、前記位相補償用インピーダンス素子は、直列接続された抵抗素子及び容量素子からなることを特徴とする。
本発明の請求項１１に記載のＤＣ−ＤＣコンバータは、入力端子に入力される入力電圧が所定の電圧より高いときに、前記入力電圧をそのまま出力電圧として出力端子より出力するバイパスモードに設定し、前記入力電圧が前記所定の電圧より低いときに、前記入力電圧を昇圧して前記出力電圧を前記出力端子より出力する昇圧動作モードに設定するＤＣ−ＤＣコンバータにおいて、前記出力電圧と前記所定の電圧との誤差を出力するエラーアンプと、位相補償を行い、且つ前記誤差を一端より蓄積して誤差電圧を生成する位相補償用インピーダンス素子と、前記エラーアンプの出力電圧を監視して、前記バイパスモードであるか前記昇圧動作モードであるかを判定し、その判定結果を示す判定信号を出力する判定部と、前記エラーアンプの出力と前記位相補償用インピーダンス素子の一端との間に接続された第１のスイッチと、前記位相補償用インピーダンス素子の一端と他端との間に接続された第２のスイッチと、を備え、前記判定信号が前記バイパスモードであることを示すときに、前記第１のスイッチがオフして前記第２のスイッチがオンし、前記判定信号が前記昇圧動作モードであることを示すときに、前記第１のスイッチがオンして前記第２のスイッチがオフすることを特徴とする。
本発明の請求項１２に記載のＤＣ−ＤＣコンバータは、入力端子に入力される入力電圧が所定の電圧より高いときに、前記入力電圧をそのまま出力電圧として出力端子より出力するバイパスモードに設定し、前記入力電圧が前記所定の電圧より低いときに、前記入力電圧を昇圧して前記出力電圧を前記出力端子より出力する昇圧動作モードに設定するＤＣ−ＤＣコンバータにおいて、前記出力電圧と前記所定の電圧との誤差を出力するエラーアンプと、位相補償を行い、且つ前記誤差を一端より蓄積して誤差電圧を生成する位相補償用インピーダンス素子と、前記エラーアンプの出力電圧を監視して、前記バイパスモードであるか前記昇圧動作モードであるかを判定し、その判定結果を示す判定信号を出力する判定部と、前記エラーアンプの出力と前記位相補償用インピーダンス素子の一端との間に接続された第１のスイッチと、前記位相補償用インピーダンス素子の一端と前記位相補償用インピーダンス素子の他端の電圧よりも高い電圧を有するノードとの間に接続された第２のスイッチと、を備え、前記判定信号が前記バイパスモードであることを示すときに、前記第１のスイッチがオフして前記第２のスイッチがオンし、前記判定信号が前記昇圧動作モードであることを示すときに、前記第１のスイッチがオンして前記第２のスイッチがオフすることを特徴とする。
本発明によれば、バイパスモードのときに、位相補償用インピーダンス素子の一端の電圧をグラウンド電圧よりも高い電圧に設定することで、昇圧動作モードに切り替わったときに、昇圧動作を最も抑制するような誤差電圧を零にするまでの時間を短くすることができ、ただちに負荷電流に応じたスイッチング動作を行うことができるため、バイパスモードから昇圧動作モードに切り替わったときに発生するアンダーシュートを小さくできるという効果を奏する。
従来のＤＣ−ＤＣコンバータの回路図である。 本発明の第１の実施形態のＤＣ−ＤＣコンバータの回路図である。 位相補償用インピーダンス素子を具体化した第１の実施形態のＤＣ−ＤＣコンバータの回路図である。 本発明の第１の実施形態のＤＣ−ＤＣコンバータの動作を説明するためのタイミングチャートである。 図４の一部を拡大したタイミングチャートである。 図４の一部を拡大したタイミングチャートである。 図４の一部を拡大したタイミングチャートである。 図４の一部を拡大したタイミングチャートである。 本発明の第１の実施形態のＤＣ−ＤＣコンバータの動作を説明するための波形図である。 本発明の第１の実施形態のＤＣ−ＤＣコンバータの変形例の回路図である。 本発明の第２の実施形態のＤＣ−ＤＣコンバータの回路図である。 本発明の第２の実施形態のＤＣ−ＤＣコンバータの変形例の回路図である。 本発明の第２の実施形態のＤＣ−ＤＣコンバータの別の変形例の回路図である。
以下、図面を参照して本発明のＤＣ−ＤＣコンバータの実施形態について詳細に説明する。
まず、本発明のＤＣ−ＤＣコンバータの第１の実施形態について説明する。図２は、本発明の第１の実施形態のＤＣ−ＤＣコンバータの回路図である。
本実施形態のＤＣ−ＤＣコンバータ２００は、入力側センス抵抗Ｒｓと、Ｒｓに直列接続されたインダクタＬと、Ｌにアノードが接続されたダイオードＤと、ＤのアノードとＬとグラウンドとの間に接続されたＮチャネルＭＯＳトランジスタＮＭＯＳと、直列接続された抵抗Ｒ１，Ｒ２からなる抵抗分割回路と、その共通接続部ＦＢとＶ_FB_REFとの誤差を生成するエラーアンプ２０３と、基準電圧源Ｖ_comp_REFと、Ｒｓの両端電圧、エラーアンプ２０３の出力と基準電圧Ｖ_comp_REFとの差を比較するコンパレータ２０２と、パルス発振器２０４と、セット端子にパルス発振器２０４の出力が入力され、コンパレータ２０２の出力がリセット端子に入力され、出力がＮＭＯＳに出力されるラッチ回路２１２とを備えている。これらの構成により、入力端子に入力される入力電圧ＶINが所定の電圧より高いときに、入力電圧ＶINをそのまま出力電圧ＶOとして出力端子より出力するバイパスモードに設定し、入力電圧ＶINが所定の電圧より低いときに、入力電圧ＶINを昇圧して出力電圧ＶOを出力端子より出力する昇圧動作モードに設定する。ここで、所定の電圧は、昇圧動作モードのときの目標となる所望の出力電圧である。
そして、本実施形態のＤＣ−ＤＣコンバータ２００は、エラーアンプ２０３の出力と基準電圧源Ｖ_comp_REFとの間に接続された位相補償用インピーダンス素子Ｚと、位相補償用インピーダンス素子Ｚの一端とエラーアンプ２０３との間に接続されたスイッチＳＷ１と、位相補償用インピーダンス素子Ｚの両端に接続されたスイッチＳＷ２と、エラーアンプ２０３の出力と基準電圧Ｖ_UV_REFとを比較するコンパレータ２０１と、セット端子にコンパレータ２０１の出力が入力され、リセット端子にラッチ回路２１２の反転出力端子の出力が入力され非反転出力端子がＳＷ２の制御端子に接続され、反転出力端子がＳＷ１の制御端子に接続されるラッチ回路２１１とを備えている。なお、ラッチ回路２１２の反転出力端子をラッチ回路２１１のリセット端子に接続するのではなく、コンパレータ２０１の出力をラッチ回路２１１のリセット端子に接続してもよい。
位相補償用インピーダンス素子Ｚは、位相補償を行い、且つ出力電圧ＶOと所定の電圧との誤差を蓄積して誤差電圧を生成する。また、コンパレータ２０１は判定部を構成し、エラーアンプ２０３の出力電圧を監視して、バイパスモードであるか昇圧動作モードであるかを判定し、その判定結果を示す判定信号ｇを出力する。つまり、判定部は、エラーアンプ２０３の出力電圧が所定の電圧に応じた基準電圧Ｖ_UV_REFよりも高いか低いかを判定し、その判定結果を示す判定信号ｇを出力する。ラッチ回路２１１とスイッチＳＷ１とＳＷ２とは電圧設定部を構成し、電圧設定部は、バイパスモードのときに、つまり、エラーアンプ２０３の出力電圧が基準電圧Ｖ_UV_REFよりも低く判定信号ｇがバイパスモードであることを示すときに、位相補償用インピーダンス素子Ｚの一端の電圧を他端の電圧と同じ電圧かそれよりも高い電圧に設定し、昇圧動作モードのときに、つまり、エラーアンプ２０３の出力電圧が基準電圧Ｖ_UV_REFよりも高く判定信号ｇが昇圧動作モードであることを示すときに、この設定を解除する。
具体的に、電圧設定部は、バイパスモードのときに、位相補償用インピーダンス素子Ｚの両端を短絡し、昇圧動作モードのときに、この短絡を解除するようにしたものである。つまり、短絡により位相補償用インピーダンス素子Ｚの一端の電圧を他端の電圧と同じ電圧にする。この電圧設定部は、バイパスモードのときに、電圧源を別途用意することなく短絡により、出力電圧ＶOが所定の電圧以下であるときの誤差電圧として、零の電圧を位相補償用インピーダンス素子Ｚに与えている。
電圧設定部は、位相補償用インピーダンス素子Ｚをエラーアンプ２０３の出力およびコンパレータ２０２の入力から切り離すためのスイッチＳＷ１と、位相補償用インピーダンスＺの両端を短絡するためのスイッチＳＷ２とを備えている。また、電圧設定部は、判定部であるコンパレータ２０１がエラーアンプ２０３の出力電圧と所定の電圧に応じた基準電圧Ｖ_UV_REFとを比較して、エラーアンプ２０３の出力電圧が所定の電圧に応じた基準電圧Ｖ_UV_REFより低くなったときにＳＷ１をオフにして、エラーアンプ２０３の出力電圧がＶ_UV_REFより高くなったときにＳＷ２をオンにする。そして、電圧設定部は、エラーアンプ２０３の出力が上昇してコンパレータ２０２の出力がハイになった後、コンパレータ２０１の出力をラッチして、昇圧用トランジスタＮＭＯＳがオンになるタイミングでＳＷ１をオン、ＳＷ２をオフにするラッチ回路２１１と、を備えている。
基準電圧Ｖ_UV_REFは、バイパスモードと昇圧動作モードとの境目を示す基準電圧であり、Ｖ_UV_REFは出力電圧が所定の値より大きくなったことを検出するための電圧であり、Ｖ_UV_REFは所定の電圧に応じている。基準電圧Ｖ_UV_REFは、グラウンド電圧よりも少しだけ高い電圧であり、昇圧動作モードのときに、最も重負荷である状態から最も軽負荷である状態まで負荷ＲＬが取り得る負荷範囲において、エラーアンプ２０３の出力電圧が取り得る電圧範囲から外れた電圧である。つまり、昇圧動作モードのときに、例えば、負荷が軽くなり出力電圧ＶOが上昇し始めると、エラーアンプ２０３は位相補償用インピーダンス素子Ｚから電荷を吸収し、誤差電圧は低くなる。基準電圧Ｖ_UV_REFは、このときの誤差電圧よりも低い電圧であり、昇圧動作を邪魔しない程度の電圧である。これにより、出力電圧ＶOが所定の目標電圧になるようにスイッチング制御を行うことができる。基準電圧Ｖ_UV_REFを昇圧動作の邪魔にならない程度の電圧に設定できるのは、エラーアンプ２０３の誤差を積分することにより、つまり位相補償用インピーダンス素子Ｚが積分して誤差電圧を生成することにより、入力電圧ＶINが所定の電圧より僅かでも高い状態が継続すれば、誤差電圧はやがて基準電圧Ｖ_UV_REFよりも低くなるからである。
ここで、コンパレータ２０２は、４入力コンパレータ（差動差動増幅器）であり、入力側センス抵抗Ｒｓの両端の電位差とエラーアンプ２０３の出力とＶ_comp_REFとの電位差を比較する。コンパレータ２０２の伝達関数は、ｅ＝ｓｇｎ｛（ｂ−ａ）−（ｄ−ｃ）｝＝ｓｇｎ（ｂ−ａ−ｄ＋ｃ）であり、各非反転入力端子（＋入力端子）の各電圧値の和から各反転入力端子（−入力端子）の各電圧値の和を引いた値が、正であればハイを出力し、負であればローを出力する。ただし、各ノードの電圧値をそれぞれａ、ｂ、ｃ、ｄ、ｅで表している。
エラーアンプ２０３は、トランスコンダクタンス増幅器（ｇｍセル）で構成され、正入力端子と負入力端子との差電圧を増幅した電流を出力する。
また、ラッチ回路２１１は、セット優先型のラッチ回路であり、ＮＭＯＳがオンするときにリセットされる。本実施形態では、ラッチ回路２１２が出力するＮＭＯＳに出力するＰＷＭ信号ｉを反転したＰＷＭ信号ｊをそのままリセット信号として利用している。よって、本実施形態では、ラッチ回路２１１をリセットするための信号を別途用意する必要がない。
図３は、位相補償用インピーダンス素子Ｚを具体化した本実施形態のＤＣ−ＤＣコンバータ３００の回路図である。
位相補償用インピーダンス素子Ｚは、直列接続された抵抗Ｒｇと容量Ｃｇとから構成される。そして、位相補償用インピーダンス素子Ｚは、エラーアンプ３０３が出力するＶＦＢとＶ_FB_REFとの差を増幅した電流を積分して誤差電圧を生成する。以降、全ての実施形態で説明するＤＣ−ＤＣコンバータの位相補償用インピーダンス素子Ｚは、上記した構成で実現できる。
図４は、第１の実施形態の動作を説明するためのタイミングチャートである。
入力電圧があらかじめ設定した出力電圧に対して低い電圧から高い電圧に変化し、さらに低い状態に変化した場合のタイミングチャートである。スイッチング動作の時間は、図４のタイミングチャートの時間軸に対して非常に短いので、図４では平均化されて表現されており、スイッチング動作の詳細は、図５から図８の拡大図で表現される。波形ａ、ｂ、ｃ、ｄ、ｆ、ｍは、それぞれアナログ波形であり、連続的な値をとる。波形ｂは、ｍより小さな領域では、三角波であるが、時間軸に対して周期が非常に短いので、平均化された直線で表現されている。波形ｅ、ｇ、ｈ、ｉ、ｊ、ｋ、ｌは、それぞれディジタル波形（ロジック波形）であり、離散的な値をとる。波形ｅ、ｈ、ｉ、ｊは、ＨとＬの２値を交互に高い頻度でとるため、図４では、ＨとＬを平均化した電圧、つまりＨとＬの中間の電圧で表現されている。
図５は、図４の一部である（１）を拡大したタイミングチャートである。
図４の（１）は入力電圧ＶINが出力電圧ＶOの設定値より低いので、昇圧動作モードに設定されて、通常の昇圧動作を行う。図４の（１）では、ａとｂは徐々に上昇しているが、図５では、それを時間軸上に拡大したため、縦軸の変化量は少なく、水平に描かれている。ａはフラットで、ｂは三角波となっている。まず、基準電圧Ｖ_UV_REFの波形ｆは、ｃよりも低いため、コンパレータ２０１の出力ｇはローとなり、ラッチ回路２１１は、セットされない。また、ｉを反転したＰＷＭ信号ｊがラッチ回路２１１のリセット端子に入力されるため、ラッチ回路２１１は、ｊがローのときにリセットされて、非反転出力端子よりローが出力され、反転出力端子よりハイが出力される。そして、スイッチＳＷ１はオンして、スイッチＳＷ２はオフして、位相補償用インピーダンス素子Ｚは、エラーアンプ２０３の出力端子に接続される。そして、位相補償用インピーダンス素子Ｚには、誤差電圧が蓄積される。ｇはローであるため、ｋ、ｌは固定値である。
昇圧動作モードにおいて、ＮＭＯＳはスイッチング動作を行い、インダクタＬには、三角波（ランプ波）の電流が流れるため、センス抵抗Ｒｓにも三角波の電流が流れてノードｂの波形は、三角波の電圧波形となる（図４では平均化しているため滑らかに描かれている）。よって、ａとｂの差も三角波となる。ノードｃの電圧は、出力電圧ＶOと所望の出力電圧との誤差に対応した誤差電圧となっており、ノードｄの電圧は、基準電圧Ｖ_comp_REFとなっている。コンパレータ２０２は、三角波と誤差電圧を比較して、オフ区間がこの誤差電圧に応じたデューティの信号ｅを出力する。そして、信号ｅは、ラッチ回路２１２のリセット端子に入力される。ラッチ回路２１２は、パルス発振器のハイ区間でセットされ、信号ｅのロー区間でリセットされ、非反転出力端子（Ｑ端子）から誤差電圧に応じたデューティのＰＷＭ信号をＮＭＯＳに出力する。そして、インダクタＬは、ＮＭＯＳがオンしたときに、充電電流を充電し、ＮＭＯＳがオフしたときに、ダイオードＤを介して充電電流を出力コンデンサＣｏに放電する。このように、出力電圧ＶOの波形ｍは安定した所定電圧に昇圧される。
図６は、図４の一部である（２）を拡大したタイミングチャートである。
図４の（２）は、入力電圧ＶINが上昇し、出力電圧ＶOの設定値より超えていく場合である。
入力電圧ＶINが、出力電圧ＶOの設定値より低い場合は昇圧動作を行い、入力電圧ＶINが、出力電圧ＶOの設定を超えていくと出力電圧ＶOは入力電圧ＶINとともに上昇する。ここで、便宜上ダイオードは理想ダイオードとし、順方向電圧を０Ｖとする。
図６では、入力電圧ａが上昇し、コイル電流が流れておりｂの電圧は入力電圧ＶINより低下している。
出力電圧ＶOの設定値よりｂの電圧が低い場合、出力電圧ＶOは、所望の出力電圧より低下しないように、ＮＭＯＳのゲート信号ｉはハイになり昇圧動作を行う。ｂの電圧が所望の出力電圧より大きくなると、電圧ＦＢが大きくなり、エラーアンプ２０３が電流を吸い込む。そして、ｃは低下していき、コンパレータ２０２はＬＯＷのままになりラッチ回路２１２は常にリセットされ、ＮＭＯＳはＯＮしない。また、ｂの電圧が出力電圧よりも高くなっていき前述のダイオードＤを通して電流が流れ、出力電圧は所定の電圧値を超えて上昇する。つまり、バイパスモードとして動作する。するとｂは直線波形となる。
図７は、図４の一部である（３）を拡大したタイミングチャートである。
出力電圧が所定の値より高い状態にあると、エラーアンプ２０３が電流を引き続ける。位相補償用インピーダンスＺが容量Ｃｇにより積分要素を含んでいるため、（一般的なＤＣ−ＤＣコンバータも積分要素を含んでいる）出力電圧が設定値より高い状態が続くとエラーアンプ２０３の出力電圧ｃが低下し、所定の電圧Ｖ_UV_REFの波形ｆより低くなる。コンパレータ２０１はハイを出力して、ラッチ回路２１１はセットされる。そして、ｋはハイとなり、ｌはローとなり、位相補償用インピーダンス素子Ｚは、エラーアンプ２０３と切り離されるとともに、短絡されてＺの両端電圧は零となる。また、ｃはグラウンド電圧に張り付くこととなり、ｃとｄとの差は負電圧となる。
このようにして、バイパスモードのときに、位相補償用インピーダンス素子Ｚの一端の電圧を他端の電圧と同じ電圧、つまり零の電圧を設定することができる。
図８は、図４の一部である（４）を拡大したタイミングチャートである。
図８では、入力電圧ａが低下し、出力電圧の所定の電圧値よりｂの電圧が低くなると、電圧ＦＢはＶ_FB_REFよりも低くなり、エラーアンプ２０３の出力はＨｉｇｈになる。そして、ａとｂとの差電圧（ｂ−ａ）よりもｃとｄとの差電圧（ｄ−ｃ）が大きくなりコンパレータ２０２の出力ｅがＨｉｇｈになる。これにより、パルス発振器２０４が出力するクロックｈのタイミングで昇圧用ＮＭＯＳがオンになる。また、そのタイミングでｊによりラッチ回路２１１がリセットされて、ＳＷ１がオンになり、ＳＷ２がオフになり、ＰＷＭ動作に復帰する。つまり、バイパスモードから昇圧動作モードに切り替わる。また、切り替わる直前では、位相補償用インピーダンス素子Ｚは、短絡による零の電圧が設定されているため、切り替わった直後に、Ｚの電圧がノードｃの電圧としてただちに反映される。つまり、昇圧動作を最も抑制するような誤差電圧を零にするまでの時間を省略することができ、ただちに負荷電流に応じたスイッチング動作を行うことができる。
図９は、本発明の第１の実施形態のＤＣ−ＤＣコンバータの出力電圧ＶOの波形図であり、入力電圧ＶINが所定の電圧よりも低い電圧にスイープしたときの動作を詳述するための図である。
横軸は、時間ｔを表し、各波形は電圧を表している。入力電圧ＶIN（実線）が所定の電圧（昇圧時の目標電圧）よりも高い電圧（バイパスモード）から所定の電圧よりも低い電圧（昇圧動作モード）にスイープしたときに、つまりゆっくりと減少したときに、何も対策をしないときの出力電圧ＶO（短破線）は、位相補償用インピーダンス素子Ｚに負荷電流に応じたスイッチング動作を行える誤差電圧が設定されるまでの時間が長くなり、アンダーシュートが大きくなる。
本発明の第１の実施形態のＤＣ−ＤＣコンバータは、エラーアンプの出力を監視して位相補償用インピーダンス素子Ｚへの電圧設定及び解除を行う一連の構成により、出力電圧ＶO（長破線）が所定の電圧より僅かでも低くなれば、ただちにエラーアンプの出力が反転する。このため、本発明は、すぐに昇圧動作モードと判定でき、ただちに位相補償用インピーダンス素子Ｚへの電圧設定の解除を行うことができる。つまり、位相補償用インピーダンス素子Ｚに負荷電流に応じたスイッチング動作を行える誤差電圧が設定されるまでの時間が短くなる。
本実施形態のＤＣ−ＤＣコンバータ２００は、上述した構成及び動作により、バイパスモードのときに、位相補償用インピーダンス素子の一端の電圧を他端の電圧と同じ電圧に設定することで、昇圧動作モードに切り替わったときに、昇圧動作を最も抑制するような誤差電圧を零にするまでの時間を省略することができ、ただちに負荷電流に応じたスイッチング動作を行うことができるため、バイパスモードから昇圧動作モードに切り替わったときに発生するアンダーシュートを小さくできるという効果を奏する。
なお、本実施形態では、バイパスモードのときに、位相補償用インピーダンス素子の一端の電圧を他端の電圧と同じ電圧に設定するようにしたが、一端の電圧を少なくともエラーアンプの下限出力電圧（本例では、グラウンド電圧）、つまりエラーアンプが出力できる下限の電圧よりも高い電圧に設定すれば、昇圧動作を最も抑制するような誤差電圧を零にするまでの時間を短くすることができ、ただちに負荷電流に応じたスイッチング動作を行うことができるため、バイパスモードから昇圧動作モードに切り替わったときに発生するアンダーシュートを小さくできる。
また、本実施形態は、位相補償用インピーダンス素子の一端の電圧を他端の電圧と同じ電圧に設定するのに短絡で実現しているため、回路構成が極めて簡易である。
ここで、バイパスモードから昇圧動作モードに切り替わったときに発生するアンダーシュートの大きさは、バイパスモードのときにＺに設定されている誤差電圧の値と、負荷ＲＬの重さに依存し、負荷ＲＬの重さが代表値（Ｔｙｐｉｃａｌ値）のときと、代表値よりも軽いときには、すでに所望の出力電圧が出力されるような誤差電圧となっているため、アンダーシュートは発生しない。
なお、本実施形態では、位相補償用インピーダンス素子Ｚの両端をスイッチＳＷ２により短絡するような構成としたが、図１０に示すような構成にしてもよい。
図１０は、第１の実施形態の変形例であり、位相補償用インピーダンス素子Ｚの一端がスイッチＳＷ２のドレインに接続され、他端がグラウンドに接続された形態である。スイッチＳＷ２のソースはＶ_comp_REFに接続されている。つまり、スイッチＳＷ２は、位相補償用インピーダンス素子Ｚの一端と位相補償用インピーダンス素子Ｚの他端の電圧よりも高い電圧を有するノードとの間に接続されている。この形態では、バイパスモードのときに、ＳＷ１をオフして、ＳＷ２をオンして、Ｚの一端電圧をＶ_comp_REFに、他端電圧をグラウンド電圧に設定し、昇圧動作モードのときに、ＳＷ１をオンして、ＳＷ２をオフして、エラーアンプ１００３の出力端子とＺの一端とを接続する。つまり、バイパスモードのときに、Ｚの一端の電圧は、他端の電圧よりも高い電圧に設定される。この形態も、第１の実施形態と同様に、バイパスモードから昇圧動作モードに切り替えた直後に、ノードｃの電圧はＶ_comp_REFに設定される。よって、この形態も昇圧動作を最も抑制するような誤差電圧を零にするまでの時間を省略することができ、ただちに負荷電流に応じたスイッチング動作を行うことができるため、バイパスモードから昇圧動作モードに切り替わったときに発生するアンダーシュートを小さくできる。
この形態についても、位相補償用インピーダンス素子Ｚの一端の電圧を少なくともエラーアンプの下限出力電圧（本例では、グラウンド電圧）よりも高い電圧に設定してもよく、昇圧動作を最も抑制するような誤差電圧を零にするまでの時間を短くすることができ、ただちに負荷電流に応じたスイッチング動作を行うことができるため、バイパスモードから昇圧動作モードに切り替わったときに発生するアンダーシュートを小さくできる。
図１１は、本発明の第２の実施形態のＤＣ−ＤＣコンバータ１１００の回路図である。
本実施形態のＤＣ−ＤＣコンバータ１１００は、第１の実施形態のＤＣ−ＤＣコンバータ２００において、電圧設定部が、バイパスモードのときに、位相補償用インピーダンス素子Ｚの一端の電圧を他端の電圧よりも高い電圧に設定する。
そして、電圧設定部は、バイパスモードのときに、位相補償用インピーダンス素子Ｚの他端にＶ_comp_REFを設定し、一端の電圧がＶ_comp_REFよりも高いＶREF＋Ｖ_comp_REFの電圧を設定し、昇圧動作モードのときに、これらの設定を解除する。つまり、バイパスモードのときに、位相補償用インピーダンス素子Ｚの他端にＶ_comp_REFを設定して、両端にＶREFを与える。
第１の実施形態との具体的な構成の違いは、ＳＷ２のソースと位相補償用インピーダンス素子Ｚの他端との間に、ＶREFを生成する基準電圧源を挿入した点である。つまり、本例においても、スイッチＳＷ２は、位相補償用インピーダンス素子Ｚの一端と位相補償用インピーダンス素子Ｚの他端の電圧よりも高い電圧を有するノードとの間に接続されている。
本実施形態のＤＣ−ＤＣコンバータ１１００の動作は、基本的には第１の実施形態のＤＣ−ＤＣコンバータの動作と同じである。
第１の実施形態の動作との違いは、バイパスモードのときに、位相補償用インピーダンス素子Ｚに、出力電圧ＶOが昇圧動作モードのときの目標となる所定の電圧よりも低いときの誤差電圧、つまり昇圧動作を促成するような誤差電圧が設定される点である。そして、本実施形態のＤＣ−ＤＣコンバータ１１００は、バイパスモードから昇圧動作モードに切り替わったときに、昇圧動作を促成するような誤差電圧がコンパレータ１１０２にただちに反映され、コンパレータ１１０２は第１の実施形態よりもロー区間の短いリセット信号をラッチ回路１１１２のリセット端子に出力する。
よって、ラッチ回路１１１２のＱ端子から出力されるＰＷＭ信号のデューティは、第１の実施形態のＰＷＭ信号のデューティよりも大きくなる。よって、バイパスモードから昇圧動作モードに切り替わってからしばらくの間、出力電圧ＶOが所望の出力電圧よりも高い電圧になるように、昇圧動作を行うため、バイパスモードから昇圧動作モードに切り替わったときに発生するアンダーシュートをさらに小さくできる。
本実施形態のＤＣ−ＤＣコンバータ１１００は、上述した構成及び動作により、バイパスモードのときに、位相補償用インピーダンス素子の一端の電圧を他端の電圧よりも高い電圧に設定することで、昇圧動作モードに切り替わったときに、出力電圧が所定の電圧よりも大きくなるように昇圧動作を行うことができるため、バイパスモードから昇圧動作モードに切り替わったときに発生するアンダーシュートをさらに小さくできるという効果を奏する。
この形態についても、位相補償用インピーダンス素子Ｚの一端の電圧を少なくともエラーアンプの下限出力電圧（本例では、グラウンド電圧）よりも高い電圧に設定してもよく、昇圧動作を最も抑制するような誤差電圧を零にするまでの時間を短くすることができ、ただちに負荷電流に応じたスイッチング動作を行うことができるため、バイパスモードから昇圧動作モードに切り替わったときに発生するアンダーシュートを小さくできる。
本実施形態では、ＶREFをＺの他端とＶ_comp_REFとの間に接続するようにしたが、図１２のような構成でもよい。
図１２は、本発明の第２の実施形態のＤＣ−ＤＣコンバータの変形例１２００の回路図である。
この形態では、基準電圧ＶREF2をスイッチＳＷ２のソースとグラウンドとの間に備えたものである。つまり、本例においても、スイッチＳＷ２は、位相補償用インピーダンス素子Ｚの一端と位相補償用インピーダンス素子Ｚの他端の電圧よりも高い電圧を有するノードとの間に接続されている。ＶREF2は、ＶREF＋Ｖ_comp_REFと同じ電圧である。バイパスモードのときに、Ｚの両端に設定される電圧は、第２の実施形態と同様に同じ電圧である。つまり、バイパスモードのときに、Ｚの一端の電圧は、他端の電圧よりも高い電圧に設定される。
このため、昇圧動作モードに切り替わったときに、出力電圧が所定の電圧よりも大きくなるように昇圧動作を行うことができるため、バイパスモードから昇圧動作モードに切り替わったときに発生するアンダーシュートをさらに小さくできるという効果を奏する。
この形態についても、位相補償用インピーダンス素子Ｚの一端の電圧を少なくともエラーアンプの下限出力電圧（本例では、グラウンド電圧）よりも高い電圧に設定してもよく、昇圧動作を最も抑制するような誤差電圧を零にするまでの時間を短くすることができ、ただちに負荷電流に応じたスイッチング動作を行うことができるため、バイパスモードから昇圧動作モードに切り替わったときに発生するアンダーシュートを小さくできる。
また、図１３に示す構成にしてもよい。
図１３は、本発明の第２の実施形態のＤＣ−ＤＣコンバータの別の変形例１３００の回路図である。
この形態は、第２の実施形態において、Ｚの他端をグラウンドに接続したものである。この形態は、バイパスモードのときに、Ｚの一端をＶREF2に、他端をグラウンド電圧に設定し、昇圧動作モードに切り替わった直後に、第２の実施形態と同様にノードｃをＶREF2に設定できるようにしたものである。つまり、本例においても、スイッチＳＷ２は、位相補償用インピーダンス素子Ｚの一端と位相補償用インピーダンス素子Ｚの他端の電圧よりも高い電圧を有するノードとの間に接続されており、バイパスモードのときに、Ｚの一端の電圧は、他端の電圧よりも高い電圧に設定される。
このため、昇圧動作モードに切り替わったときに、出力電圧が所定の電圧よりも大きくなるように昇圧動作を行うことができるため、バイパスモードから昇圧動作モードに切り替わったときに発生するアンダーシュートをさらに小さくできるという効果を奏する。
この形態についても、位相補償用インピーダンス素子Ｚの一端の電圧を少なくともエラーアンプの下限出力電圧（本例では、グラウンド電圧）よりも高い電圧に設定してもよく、昇圧動作を最も抑制するような誤差電圧を零にするまでの時間を短くすることができ、ただちに負荷電流に応じたスイッチング動作を行うことができるため、バイパスモードから昇圧動作モードに切り替わったときに発生するアンダーシュートを小さくできる。
以上説明したように、本発明のＤＣ−ＤＣコンバータによれば、バイパスモードのときに、位相補償用インピーダンス素子の一端の電圧を他端の電圧と同じ電圧に設定することで、昇圧動作モードに切り替わったときに、昇圧動作を最も抑制するような誤差電圧を零にするまでの時間を省略することができ、ただちに負荷電流に応じたスイッチング動作を行うことができるため、バイパスモードから昇圧動作モードに切り替わったときに発生するアンダーシュートを小さくできるという効果を奏する。
本発明のＤＣ−ＤＣコンバータは、電源システムの分野で好適に利用できる。
２００、３００、１０００、１１００、１２００、１３００ ＤＣ−ＤＣコンバータ
２０１、２０２、３０１、３０２、１００１、１００２、１１０１、１１０２、１２０１、１２０２、１３０１、１３０２ コンパレータ
２１１、２１２、３１１、３１２、１０１１、１０１２、１１１１、１１１２、１２１１、１２１２、１３１１、１３１２ ラッチ回路
２０３、３０３、１００３、１１０３、１２０３、１３０３ エラーアンプ
２０４、３０４、１００４、１１０４、１２０４、１３０４ パルス発振器

Claims (12)

  1. 出力電圧と所定の電圧との誤差を出力するエラーアンプと、
    位相補償を行い、且つ前記誤差を一端より蓄積して誤差電圧を生成する位相補償用インピーダンス素子と、
    前記エラーアンプの出力電圧を監視して、前記エラーアンプの出力電圧が前記所定の電圧に応じた基準電圧より高いか低いかを判定し、その判定結果を示す判定信号を出力する判定部と、
    前記エラーアンプの出力電圧が前記基準電圧より低いことを前記判定信号が示すときに、前記位相補償用インピーダンス素子の一端の電圧を前記エラーアンプの下限出力電圧よりも高い電圧に設定し、前記エラーアンプの出力電圧が前記基準電圧より高いことを前記判定信号が示すときに、この設定を解除する電圧設定部と
    を備えることを特徴とするＤＣ−ＤＣコンバータ。
  2. 入力端子に入力される入力電圧が前記所定の電圧より高いときに、前記入力電圧をそのまま出力電圧として出力端子より出力するバイパスモードに設定し、前記入力電圧が前記所定の電圧より低いときに、前記入力電圧を昇圧して前記出力電圧を前記出力端子より出力する昇圧動作モードに設定することを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
  3. 前記電圧設定部は、
    前記バイパスモードであるときに、前記位相補償用インピーダンス素子の一端の電圧を他端の電圧と同じ電圧かそれよりも高い電圧に設定することを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
  4. 前記電圧設定部は、
    前記バイパスモードのときに、前記位相補償用インピーダンス素子の両端を短絡し、前記昇圧動作モードのときに、この短絡を解除することを特徴とする請求項３に記載のＤＣ−ＤＣコンバータ。
  5. 前記電圧設定部は、
    前記判定信号をセット端子に入力し、第１の出力信号と前記第１の出力信号と逆の極性の第２の出力信号を出力する第１のラッチ回路と、
    前記エラーアンプの出力端子と前記位相補償用インピーダンス素子の一端との間に接続され、前記第２の出力信号を入力し、前記第２の出力信号が前記判定信号と同じ極性のときにオンし、前記第２の出力信号が前記判定信号と逆の極性のときにオフする第１のスイッチと、
    前記位相補償用インピーダンス素子の一端と他端との間に接続され、前記第１の出力信号を入力し、前記第１の出力信号が前記判定信号と同じ極性のときにオンし、前記第２の出力信号が前記判定信号と逆の極性のときにオフする第２のスイッチと
    により構成されることを特徴とする請求項４に記載のＤＣ−ＤＣコンバータ。
  6. 前記電圧設定部は、
    前記判定信号をセット端子に入力し、第１の出力信号と前記第１の出力信号と逆の極性の第２の出力信号を出力する第１のラッチ回路と、
    前記エラーアンプの出力端子と前記位相補償用インピーダンス素子の一端との間に接続され、前記第２の出力信号を入力し、前記第２の出力信号が前記判定信号と同じ極性のときにオンし、前記第２の出力信号が前記判定信号と逆の極性のときにオフする第１のスイッチと、
    前記位相補償用インピーダンス素子の一端と、前記バイパスモードのときに、この一端に設定される電圧を生成する電圧源との間に接続され、前記第１の出力信号を入力し、前記第１の出力信号が前記判定信号と同じ極性のときにオンし、前記第２の出力信号が前記判定信号と逆の極性のときにオフする第２のスイッチと
    により構成されることを特徴とする請求項２または３に記載のＤＣ−ＤＣコンバータ。
  7. 前記判定部は、
    前記エラーアンプの出力電圧と前記基準電圧とを比較して、前記エラーアンプの出力電圧が前記基準電圧よりも低いときに、前記バイパスモードであることを示し、前記エラーアンプの出力電圧が前記基準電圧よりも高いときに、前記昇圧動作モードであることを示す前記判定信号を出力する第１のコンパレータにより構成されることを特徴とする請求項５または６に記載のＤＣ−ＤＣコンバータ。
  8. 前記誤差電圧に応じたデューティのＰＷＭ信号を出力するＰＷＭ信号生成部と
    をさらに備え、
    前記昇圧動作モードのときに、前記ＰＷＭ信号によりスイッチング動作を行うことを特徴とする請求項７に記載のＤＣ−ＤＣコンバータ。
  9. 前記ＰＷＭ信号生成部は、
    前記入力端子に流れる入力電流に応じた電圧と前記誤差電圧とを比較して、前記入力電流に応じた電圧よりも前記誤差電圧が高いときにリセット信号を出力する第２のコンパレータと、
    クロックをセット端子に入力し、前記リセット信号をリセット端子に入力し、前記ＰＷＭ信号を出力するとともに、前記ＰＷＭ信号と逆の極性の信号を前記第１のラッチ回路のリセット端子に出力する第２のラッチ回路と
    により構成されることを特徴とする請求項８に記載のＤＣ−ＤＣコンバータ。
  10. 前記位相補償用インピーダンス素子は、
    直列接続された抵抗素子及び容量素子からなることを特徴とする請求項１乃至９のいずれか１項に記載のＤＣ−ＤＣコンバータ。
  11. 入力端子に入力される入力電圧が所定の電圧より高いときに、前記入力電圧をそのまま出力電圧として出力端子より出力するバイパスモードに設定し、前記入力電圧が前記所定の電圧より低いときに、前記入力電圧を昇圧して前記出力電圧を前記出力端子より出力する昇圧動作モードに設定するＤＣ−ＤＣコンバータにおいて、
    前記出力電圧と前記所定の電圧との誤差を出力するエラーアンプと、
    位相補償を行い、且つ前記誤差を一端より蓄積して誤差電圧を生成する位相補償用インピーダンス素子と、
    前記エラーアンプの出力電圧を監視して、前記バイパスモードであるか前記昇圧動作モードであるかを判定し、その判定結果を示す判定信号を出力する判定部と、
    前記エラーアンプの出力と前記位相補償用インピーダンス素子の一端との間に接続された第１のスイッチと、
    前記位相補償用インピーダンス素子の一端と他端との間に接続された第２のスイッチと
    を備え、
    前記判定信号が前記バイパスモードであることを示すときに、前記第１のスイッチがオフして前記第２のスイッチがオンし、前記判定信号が前記昇圧動作モードであることを示すときに、前記第１のスイッチがオンして前記第２のスイッチがオフすることを特徴とするＤＣ−ＤＣコンバータ。
  12. 入力端子に入力される入力電圧が所定の電圧より高いときに、前記入力電圧をそのまま出力電圧として出力端子より出力するバイパスモードに設定し、前記入力電圧が前記所定の電圧より低いときに、前記入力電圧を昇圧して前記出力電圧を前記出力端子より出力する昇圧動作モードに設定するＤＣ−ＤＣコンバータにおいて、
    前記出力電圧と前記所定の電圧との誤差を出力するエラーアンプと、
    位相補償を行い、且つ前記誤差を一端より蓄積して誤差電圧を生成する位相補償用インピーダンス素子と、
    前記エラーアンプの出力電圧を監視して、前記バイパスモードであるか前記昇圧動作モードであるかを判定し、その判定結果を示す判定信号を出力する判定部と、
    前記エラーアンプの出力と前記位相補償用インピーダンス素子の一端との間に接続された第１のスイッチと、
    前記位相補償用インピーダンス素子の一端と前記位相補償用インピーダンス素子の他端の電圧よりも高い電圧を有するノードとの間に接続された第２のスイッチと
    を備え、
    前記判定信号が前記バイパスモードであることを示すときに、前記第１のスイッチがオフして前記第２のスイッチがオンし、前記判定信号が前記昇圧動作モードであることを示すときに、前記第１のスイッチがオンして前記第２のスイッチがオフすることを特徴とするＤＣ−ＤＣコンバータ。
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