JPWO2013080506A1 - 半導体素子 - Google Patents

Abstract

ｎ型ＺｎＯ系半導体層と組み合わされ、比較的低温でも良好な結晶性で平滑に薄膜形成できるｐ型半導体層を備え、大画面のディスプレイ用途で良好な特性の発揮を期待できる半導体素子を提供する。具体的にはガラス基板１０上に、下部電極２と、厚み２ｕｍ〜４ｕｍのＺｎＯ活性層のｎ型半導体層３とを形成する。ｎ型半導体層３の上にｐ型半導体材料であるＺｎ_0.5Ｎｉ_0.5Ｏからなる、厚み２００ｎｍ〜４００ｎｍのｐ型ＺｎＮｉＯ層（第１ｐ型半導体層）４ａと、ｐ型ＮｉＯ層（第２ｐ型半導体層）４ｂとを順次形成する。その上にＩＴＯ等の透明電極材料からなる上部電極５を形成する。

Description

本発明は、酸化亜鉛（ＺｎＯ）系材料を用いた半導体素子に関する。

ＺｎＯ結晶は、約３．３７ｅＶ程度のワイドなバンドギャップを有する直接遷移型半導体である。安価で環境負荷も小さく、ホールと電子が固体内で結合した励起子の束縛エネルギーが６０ｍｅＶと大きく、室温でも安定に存在する。このため、青色領域から紫外領域までの発光デバイス用の材料として期待されている。ＺｎＯ結晶は発光デバイス以外にも用途が広く、受光素子や圧電素子、トランジスタ、透明電極などへの応用も期待されている。

ＺｎＯ結晶をこれらの用途に使用するためには、量産性に優れた高品質のＺｎＯ結晶成長技術を確立することが重要である。併せて、半導体の伝導性を制御するドーピング技術も要求される。

特に、ｎ型のＺｎＯ半導体層の上にｐ型のＺｎＯ系半導体層を積層したＺｎＯデバイスを開発する場合、ＺｎＯのｐ型化が大きな課題である。現在、多くの機関がＺｎＯのｐ型化に注力している。

例えば、ＺｎＯ系半導体にドーピングするｐ型ドーピング材料としてＶ族元素を用い、酸素原子をＶ族元素に置き換える方法が多くの機関で検討されている。V族元素としてはＮ（窒素）、Ａｓ（砒素）、Ｐ（リン）、Ｓｂ（アンチモン）等が候補に挙げられている。この中でもＮは、イオン半径が酸素と同程度であって用い易く、ＺｎＯに対するｐ型ドーパントの候補として有力である（特許文献１）。

一方、発光デバイスとして大画面のディスプレイに適したＺｎＯデバイスも要求されている。従って、ガラス基板のように大面積化しやすい基板の上に、ｎ型ＺｎＯ半導体膜及びｐ型ＺｎＯ半導体薄膜を積層形成した発光素子を形成する技術が求められる（特許文献２）。

特開２００５−２２３２１９号公報 特開２００３−２７３４００号公報

ここで、ＺｎＯ系半導体を用いて大画面のディスプレイ用途で高い性能を得るためには、例えばＺｎＯに窒素をドーピングしてｐ型化した半導体膜で高い結晶性と表面平滑性を得る必要がある。このためには、例えば特許文献１に開示されているように、３００℃〜８００℃程度の高温度でアニール処理する必要がある。ガラス基板はそのような高温に耐えられないので、ｐ型ＺｎＯ系半導体薄膜を窒素ドーピングの方法によってガラス基板上に形成することは困難である。

一方、従来から有用な半導体材料として知られているＮｉＯ薄膜が低温で比較的容易にｐ型化できることを利用して、ＺｎＯとＮｉＯの混晶系の材料（ＺｎＮｉＯ）を用いた半導体も提案されている。しかし、ＮｉＯ薄膜は大面積にかつ低温製膜できるｐ型材料としては有望であるが、ｎ型ＺｎＯ系半導体に対しては価電子帯のオフセットが２ｅＶ程度と大きい。このため単にＺｎＮｉＯ系材料からなる薄膜をｎ型ＺｎＯ系半導体と組み合わせて半導体素子を構成すると、電流注入型発光デバイスとして用いた場合にホール注入効率が低下する課題がある。

また、ＺｎＮｉＯなどの混晶系薄膜は、ＮｉＯに比べてホール濃度がＺｎＯ成分の増加とともに急激に低下する。このためｎ型ＺｎＯ系半導体と組み合わせて電流注入型発光デバイスを構成しても、やはりホール注入効率の低下を招く課題もあった。

このように、ＺｎＯ材料を用いた半導体において高い性能を得るためには、未だ改善の余地がある。

本発明は上記課題に鑑みてなされたものであって、ｎ型ＺｎＯ系半導体層と組み合わされ、比較的低温でも良好な結晶性で平滑に薄膜形成できるｐ型半導体層を備えることにより、大画面のディスプレイ用途においても良好な特性の発揮を期待できる半導体素子を提供することを目的とする。

上記課題を解決するために、本発明の一態様である半導体素子は、ＺｎＯで構成されるｎ型半導体層と、Ｚｎ_1-XＮｉ_XＯ（０＜Ｘ＜１）で構成される第１ｐ型半導体層と、Ｚｎ_1-YＮｉ_YＯ（０＜Ｙ≦１）で構成される第２ｐ型半導体層を同順に積層してなり、Ｙ値がＸ値よりも大きい値である構成とする。

以上の本発明の一態様である半導体素子は、ｎ型ＺｎＯ系半導体層と組み合わされ、比較的低温でも良好な結晶性で平滑に薄膜形成できるｐ型半導体層を備える。これにより、大画面のディスプレイ用途においても良好な特性の発揮を期待できる半導体素子を提供することができる。

第１ｐ型半導体層４ａにＺｎ_1-xＭ_xＯ系材料を用いた半導体素子（ｐｎヘテロ接合素子）１ｘの構成を示す模式断面図である。 実施の形態１に係る半導体素子１の構成を示す模式断面図である。 ＺｎＯ、Ｚｎ_0.5Ｎｉ_0.5Ｏ、ＮｉＯの各材料からなる薄膜について行ったＸＰＳ測定結果を示すグラフである。 Ｚｎ_1-xＮｉ_xＯにおけるｘ値とバンドギャップ及びオフセット量の関係を示す図である。 Ｚｎ_1-xＮｉ_xＯ薄膜についてｘを変化させて比抵抗を測定した結果を示す図である。 半導体素子におけるホールに対するコンダクタンスの理論的な計算結果を示した図である。 ホール注入量の評価に用いた素子構造を示す模式図である。 各種半導体素子の電流電圧特性を示す図である。

＜発明の態様＞
本発明の一態様である半導体素子は、ＺｎＯで構成されるｎ型半導体層と、Ｚｎ_1-XＮｉ_XＯ（０＜Ｘ＜１）で構成される第１ｐ型半導体層と、Ｚｎ_1-YＮｉ_YＯ（０＜Ｙ≦１）で構成される第２ｐ型半導体層を同順に積層してなり、Ｙ値がＸ値よりも大きい値である構成とする。

ここで本発明の別の態様として、前記第１ｐ型半導体層における、ＮｉＯの添加量が３０モル％以上１００モル％未満である構成とすることもできる。

また本発明の別の態様として、前記第１ｐ型半導体層を構成するＺｎ_1-XＮｉ_XＯにおいて、Ｘ値が０＜Ｘ≦０．６５の範囲である構成とすることもできる。

また本発明の別の態様として、前記第１ｐ型半導体層を構成するＺｎ_1-XＮｉ_XＯにおいて、Ｘ値が０．３≦Ｘ≦０．６５の範囲である構成とすることもできる。

また本発明の別の態様として、前記第１ｐ型半導体層を構成するＺｎ_1-XＮｉ_XＯにおいて、Ｘ値が０．４５≦Ｘ≦０．５５の範囲である構成とすることもできる。

また本発明の別の態様として、前記第２ｐ型半導体層を構成するＺｎ_1-YＮｉ_YＯにおいて、Ｙ値が１である構成とすることもできる。

また本発明の別の態様として、前記第１ｐ型半導体層の価電子帯のトップと前記ｎ型半導体層の価電子帯のトップとのオフセットが１ｅＶ未満である構成とすることもできる。

また本発明の別の態様として、前記第２ｐ型半導体層のホール濃度が１×１０¹⁷ｃｍ^-3以上である構成とすることもできる。
＜発光材料について＞
（Ｚｎ、Ｍ、Ｏからなるｐ型半導体材料）
まず、本発明に係るｐ型半導体材料について説明する。

本願発明者らは、詳細な検討の結果、３ｄ電子を最外殻に持ち４ｓ軌道よりも３ｄ軌道のエネルギーレベルが高く元素と、亜鉛と、酸素とを含有する組成を有するｐ型半導体材料は、低温での成膜性に優れるので、５００℃以下の比較的低い温度でも、基板上あるいはｎ型半導体層の上に低抵抗の薄膜を形成することができ、基板としてガラス基板を良好に利用できることを見出した。

また、上記ｐ型半導体材料を、ｎ型ＺｎＯ層の上に積層することによって、ｐ型半導体材料層とｎ型ＺｎＯ層とをヘテロ接合した素子を形成することができ、青色領域から紫外領域までの発光色を出射可能な発光素子を形成できることも見出した。

ここで、上記ｐ型半導体材料を薄膜の形態で形成するには、ＺｎＯとＭＯ（Ｍは、３ｄ電子を最外殻に持ち４ｓ軌道よりも３ｄ軌道のエネルギーレベルが高い元素。）の混合材料をスパッタターゲットとして、基板上あるいはＺｎＯ層などの上にスパッタリングすればよい。

なお、この薄膜形成は還元雰囲気で行うとｎ型になりやすい。酸化性雰囲気下で行うことがｐ型半導体膜を形成する上で好ましい。

上記半導体材料がｐ型半導体の性質を持つ理由として、３ｄ電子を最外殻に持ち４ｓ軌道よりも３ｄ軌道のエネルギーレベルが高い元素がＺｎＯと混合されることによって、その４ｓ軌道にホールを形成しやすくなるためと考えられる。

上記ｐ型半導体材料は、組成がＺｎ_1-xＭ_xＯ（ただし、Ｍは、３ｄ電子を最外殻に持ち４ｓ軌道よりも３ｄ軌道のエネルギーレベルが高く元素。０＜ｘ＜１）で表わされることが好ましい。

Ｚｎ_1-xＭ_xＯは、ＺｎＯとＭＯが混ざり合った酸化物であって、ｘは、ＺｎとＭの合計モル数に対するＭのモル数の比率である。

また、このｐ型半導体材料は非結晶状態でもかまわないが、優れた特性を得るために、結晶性化合物であることが望ましい。

また、結晶性化合物の場合、ＺｎＯ結晶におけるＺｎが部分的にＭに置き換わった混晶、あるいは、ＭＯ結晶におけるＭが部分的にＺｎに置き換わった混晶でもよいし、ＺｎＯ結晶とＭＯ結晶とが混ざり合った結晶混合体であってもよい。

３ｄ電子を最外殻に持ち４ｓ軌道よりも３ｄ軌道のエネルギーレベルが高い元素としては、Ｎｉ、Ｃｕが挙げられる。
＜半導体素子の構成＞
（半導体素子１Ｘ）
図１は、本発明のｐ型半導体材料を用いた半導体素子（ｐｎヘテロ接合素子）１Ｘの構成を示す模式断面図である。

図１に示す半導体素子１Ｘは、ガラス基板１０と、下部電極２と、ｎ型半導体層３と、第１ｐ型半導体層４ａと、上部電極５とを有する。

ガラス基板１０は厚み０．５ｍｍ程度の基板である。下部電極２は、ガラス基板１０上においてＩＴＯ等の透明電極材料を用いて厚み１００ｎｍ程度で構成される。ｎ型半導体層３は、下部電極２上において、ＺｎＯからなる活性層として厚み２ｕｍ〜４ｕｍで構成される。第１ｐ型半導体層４ａは、ｎ型半導体層３上において、厚み２００ｎｍ〜４００ｎｍで構成される。ここで第１ｐ型半導体層４ａは、上記検討した本発明のｐ型半導体材料であるＺｎ_1-xＭ_xＯ系材料（０＜ｘ＜１）を用いて構成される。上部電極５は、ｐ型半導体層４ａ上において、ＩＴＯ等の透明電極材料を用いて厚み１００ｎｍ程度で構成される。上部電極５を透明にすることで、半導体素子１Ｘでは、駆動時の発光が上面からも取り出し可能にされている。

第１ｐ型半導体層４ａは、Ｚｎ_1-xＮｉ_xＯ薄膜を用いて構成することが可能である。Ｚｎ_1-xＮｉ_xＯは、ＺｎＯとＮｉＯとが混合されてなる酸化物であって、ｘは、ＺｎとＮｉの合計モル数に対するＮｉモル数の比率である。

Ｚｎ_1-xＮｉ_xＯは、ＺｎＯにおけるＺｎが部分的にＮｉに置換された化合物、あるいは、ＮｉＯにおけるＮｉが部分的にＺｎに置換された化合物ということもできる。

Ｚｎ_1-xＮｉ_xＯの結晶形としては、ＺｎＯの結晶（ウルツ型）とＮｉＯの結晶（ＮａＣｌ型）が混合された混合形でもよいし、ＺｎＯの結晶構造をもった混晶、あるいは、ＮｉＯの結晶構造を持った混晶としてもよい。

Ｚｎ_1-xＮｉ_xＯ系材料を用いれば、低温（例えば５００℃以下）でもｐ型半導体の薄膜を形成できる。これにより、ＺｎＯ層に対して優れたヘテロ接合を形成することができる。このため、Ｚｎ_1-xＮｉ_xＯ系材料からなるｐ型半導体を基板上に多数形成し、大画面のディスプレイとして利用するのに適している。

以上の構成を持つ半導体素子１Ｘは、駆動時にはｎ型半導体層３と第１ｐ型半導体層４ａの界面付近において、青色領域から紫外領域までの波長の光が出射される。
（半導体素子１）
図２は、本発明の実施の形態１である半導体素子１の構成を示す模式断面図である。

半導体素子１は、半導体素子１Ｘを基本構造とし、ガラス基板１０と、下部電極２と、ｎ型半導体層３と、第１ｐ型半導体層４ａと、第２ｐ型半導体層４ｂと、上部電極５とを有する。

下部電極２は、ガラス基板１０の表面にＭｏやＩＴＯ等の材料を用いて構成される。ｎ型半導体層３は、下部電極２上において、バンド端発光する厚み数μｍのｎ型ＺｎＯ層で構成される。第１ｐ型半導体層４ａはｎ型半導体層３の上において、前述した本発明のｐ型半導体材料であるＺｎ_0.5Ｎｉ_0.5Ｏを用いて構成される。第２ｐ型半導体層４ｂは半導体素子１の特徴部分の一つであり、第１ｐ型半導体層４ａ上に形成される。第２ｐ型半導体層４ｂは、Ｚｎ_1-YＮｉ_YＯ（０＜Ｙ≦１）で構成される。ＹはＸよりも大きい値とする。ここでは一例としてＹ値を１とし、第２ｐ型半導体層４ｂをｐ型ＮｉＯ層として構成する。上部電極５は、駆動時の光を上方から取り出すために、ＩＴＯ等の透明電極材料を用いて構成される。

ここで半導体素子１では、ｐ型半導体材料を厳密に選択することによって、第１ｐ型半導体層４ａの価電子帯のトップとｎ型半導体層３の価電子帯のトップとのオフセット量が１ｅＶ未満になるように抑えている。これにより第１ｐ型半導体層４ａの価電子帯のトップ付近に存在する電子が、駆動時にｎ型ＺｎＯ層の伝導帯側に流れ込むのを防止できる。従って、発光に寄与するキャリア再結合を促す効果が奏され、発光効率を向上できる。

第１ｐ型半導体層４ａを構成するＺｎＮｉＯ中のＮｉＯの添加量は、２０モル％以上１００モル％未満、より好ましくは３０モル％以上１００モル％未満である。特に５０モル％であると良好な性能を呈することが、後述する図６の実験により分かっている。

また、第２ｐ型半導体層４ｂは駆動時のホール濃度が１×１０¹⁷ｃｍ^-3よりも高いため、ｎ型半導体層３側へ良好にホール注入させるホール注入層として作用する。半導体素子１では第２の半導体層４ｂを用いることで、発光に必要なホール濃度を担保している。

このような構成を持つ実施の形態１の半導体素子１によれば、駆動時にはｎ型半導体層３とｐ型半導体層４ａの界面付近において、優れた発光効率で青色領域から紫外領域までの波長の光が出射され、外部に取り出される。

また、第１ｐ型半導体層４ａと第２ｐ型半導体層４ｂは、いずれも比較的低温で大面積にわたり、平滑な表面性で薄膜形成できる。これにより従来の発光素子に比べて発光効率の高い発光素子を実現することができる。
＜考察＞
（１）価電子帯トップの位置について
図３は、ＺｎＯ、Ｚｎ_0.5Ｎｉ_0.5Ｏ、ＮｉＯの各材料を用いて形成した各薄膜について行ったＸＰＳ測定の結果であり、各薄膜の価電子帯付近の状態を示している。当図の横軸のエネルギーは、同時に測定できるＣ１ｓの束縛エネルギーによって、各スペクトルとも較正されている。

図３に示すスペクトル形状によって、５ｅＶ以下の領域に観測されるスペクトルの立ち上がりから、価電子帯トップにおけるエネルギー位置の相対関係を求めることができる。このスペクトルに示されるように、ＺｎＯとＺｎ_0.5Ｎｉ_0.5Ｏの価電子帯トップのオフセット量は比較的小さく、少なくとも１ｅＶ以内に収まっている。このことから、Ｚｎ_0.5Ｎｉ_0.5Ｏ側からＺｎＯ側にホールが良好に移動できることが分かる。
（２）ＺｎＯ、ＮｉＯ、Ｚｎ_0.5Ｎｉ_0.5Ｏのバンドダイアグラムについて
図４は、純粋な材料であるＺｎＯ及びＮｉＯの各物性値と、実験で得られたＺｎ_0.5Ｎｉ_0.5Ｏ薄膜の光学バンドギャップの測定値を基にして得られたＺｎ_1-xＮｉ_xＯとのバンドダイアグラムである。図４に示すデータでは、ＺｎＯの価電子帯のトップのエネルギー値は約７．７ｅＶである。またＮｉＯの価電子帯のトップのエネルギー値は約５．１ｅＶである。

図４に示されるように、ｘ値が大きくなるほどＺｎＯに対する価電子帯トップのオフセット量も大きくなる。このため、ＺｎＯ層とＺｎ_1-xＮｉ_xＯ層とを接合して半導体素子を形成したときにホール注入効率や逆バイアス耐圧が低下する。従ってｘ値は小さい方が好ましい。Ｚｎ_1-xＮｉ_xＯ層とＺｎＯ層との価電子帯トップのオフセット量を１ｅＶ未満とするには、ｘ値を０．６５以下に設定することが望ましい。

なおＺｎ_1-XＮｉ_XＯの電気伝導タイプをｐ型とし、電気抵抗を低く抑えるには、Ｘ値は０．１３以上であることが好ましい。しかしながら１０ｍＡ／ｃｍ²以上の電流を素子に流す発光デバイスでは、ホール注入量を充分確保する必要がある。
（３）Ｚｎ_1-XＮｉ_XＯ系薄膜の比抵抗について
図５は、Ｚｎ_1-XＮｉ_XＯ系薄膜の比抵抗を測定した結果と、近似曲線Ｌ：ρ（比抵抗）＝１０^(-4・(^X-)-0.5)を併せて示したグラフである。図５に示すように、抵抗値を低く抑えるためには、Ｚｎ_1-XＮｉ_XＯ系材料におけるＸ値を１に近づけることが望ましい。

ここで光センサーなどへの応用を考慮した逆バイアスに対する耐圧性能を優先し、且つ、少電流デバイスとして用いるためには、Ｘ＝０．６５以下のＺｎ_1-xＮｉ_xＯ薄膜材料が好適である。しかし、ＬＥＤ照明等のように少々の逆バイアス特性を犠牲にしてもホールの注入効率を優先する場合は、Ｘ＝０．６５以上のＺｎ_1-xＮｉ_xＯの薄膜材料が好適である。

また、ディスプレイなどへの応用の場合は、ホール注入効率と逆バイアスに対する耐圧性能の両者を良好に保つ必要があるために両者のトレードオフ関係を考慮して、デバイスの仕様にあわせて最適なＸの値の材料を選択する必要がある。
（４）ホール注入効率と逆バイアスに対する耐圧性能の両立について
次に、本願発明者らは、ホール注入効率と逆バイアスに対する耐圧性能を両立させることのできるｐ型半導体層を鋭意検討した。この最適な両立が可能と考えられる、Ｘ＝０．６５付近の組成であるＺｎ_0.5Ｎｉ_0.5Ｏ薄膜を用いた。ここでは以下の２点の両機能を付帯できる可能性を検討した。

１）ホール注入層としての機能
２）価電子帯オフセットによるポテンシャル障壁がなければ最も高いホール注入特性を持つＮｉＯ薄膜からのホール注入をアシストする、中間層としての機能
具体的な検討手順として、ＺｎＯ活性層へのホール注入能を計算によって見積もった。計算方法は図５に示すように、まず実験的に得られたＺｎ_1-xＮｉ_xＯ系の抵抗値における組成（Ｘ）依存性を、近似曲線Ｌ：ρ（比抵抗）＝１０^(-4・^(X-1)-0.5)で記述した。そして、ポテンシャル障壁φ₁₂（材料１と材料２の価電子帯オフセット）を用いてｅｘｐ（φ₁₂／ｋＴ・Ａ）（ｋ：ボルツマン定数、Ｔ：絶対温度、Ａ：定数）と記述することで、存在するポテンシャル障壁が及ぼすホール注入抵抗への寄与を検討した。図６は、その検討結果によって得られたグラフである。図６中、曲線１（実線）は、活性層ＺｎＯに対してＺｎＯに近い側からＺｎ_1-xＮｉ_xＯ層／ＮｉＯ層の構造を想定し、Ｘ依存性を計算したものである。曲線２（破線）は、活性層ＺｎＯに対してＺｎＯに近い側からＺｎ_1-xＮｉ_xＯ層／Ｚｎ_0.5Ｎｉ_0.5Ｏ層の構造を想定し、Ｘ依存性を計算したものである。

曲線２からは、活性層ＺｎＯとＺｎ_0.5Ｎｉ_0.5Ｏ層の間にＺｎ_1-xＮｉ_xＯ層（Ｘ＜０．５）を挿入してもホール注入コンダクタンス（ホール注入能に相当する）の改善は見られない。しかしながら、曲線１で得られた活性層ＺｎＯとＮｉＯ層の間にＺｎ_1-xＮｉ_xＯ層（Ｘ＝０〜１）を挿入した場合の計算では、Ｘ＝０．５近傍においてホール注入コンダクタンスが最大となり、ＮｉＯ単層、Ｚｎ_0.5Ｎｉ_0.5Ｏ単層に比べてホール注入能が改善されることが分かる。

すなわち、ＺｎＯ活性層にホール注入をより効率的に行える構造として、ＺｎＯ／Ｚｎ_0.5Ｎｉ_0.5Ｏ／ＮｉＯ構造が最も優れていることが示されている。さらに、ｐｎ接合界面がＺｎＯ活性層（ｎ型）とＺｎ_0.5Ｎｉ_0.5Ｏ層（ｐ型）から構成されているため、逆バイアスに対する耐圧性能も保持できる素子となりうることが示されている。

図６の結果より、第１ｐ型半導体層において、Ｚｎ_1-XＮｉ_XＯのｘ値が０．３以上で１未満である場合に、Ｚｎを含まないＮｉＯである場合と比較して高いホール注入能（Hole injection conductance）が得られることが分かる。すなわち、Ｘ値が０．３≦Ｘ＜１の範囲（ＺｎＮｉＯにおけるＮｉＯの添加量が３０モル％以上１００モル％未満）であることが好ましいと考えられる。
＜実験＞
図７に示す構造のホールのモノキャリア素子（電流輸送に寄与するキャリアとしてホールが支配的となる素子）をスパッタリングで製膜・作製した。これに基づいて図６に示した計算結果の検証を試みた。

検証に用いた素子は、ＮｉＯ／ＺｎＯ／ＮｉＯ、ＮｉＯ／ＺｎＯ／Ｚｎ_0.5Ｎｉ_0.5Ｏ、ＮｉＯ／ＺｎＯ／Ｚｎ_0.5Ｎｉ_0.5Ｏ／ＮｉＯであり、それぞれの素子の電極として下部電極、上部電極ともにＩＴＯを用いた。得られた結果を図５に示す。

図５に示すように、図６で予想された結果と定性的に一致する結果が得られた。

次に、図６中の印加電圧＝３Ｖでのそれぞれの構造の電流値Ａ、Ｂ、Ｃをもとに、Ａ点の値を図６における曲線１のＸ＝０．５の値に一致させ、図５に示すデータより電流値の比Ｂ／Ａ、Ｃ／Ｂをそれぞれ得た。この電流値の比Ｂ／Ａ、Ｃ／Ｂから、図６において、点ＢをＸ＝１．０、点ＣをＸ＝０．５に対してそれぞれプロットした。この結果は定量的には幾分の乖離があるものの、図６の計算を充分サポートする結果であった。計算結果からは、ＺｎＯとＮｉＯの中間層としてＺｎ_1-xＮｉ_xＯ（Ｘ＞０．３）が良好で、Ｘ＝０．５が最適である。

この実験結果より、第１ｐ型半導体層におけるＺｎ_1-XＮｉ_XＯのｘ値を０．５とすることが最適であることが分かった。これを考慮すると、Ｘ値を０．４５≦Ｘ≦０．５５の範囲に設定すれば、特に優れた作用効果が奏されると言える。
＜その他の事項＞
上記検討したように、図４に示した結果等より、第１ｐ型半導体層４の価電子帯のトップとｎ型半導体層３の価電子帯のトップとのオフセット量を１ｅＶ未満に抑えるという観点からは、第１ｐ型半導体層におけるＺｎ_1-XＮｉ_XＯのｘ値を０．６５以下にすることが好ましい。一方、図６に示した結果等より、高いホール注入能を得るという観点からは、第１ｐ型半導体層におけるＺｎ_1-XＮｉ_XＯのｘ値を０．３以上にすることが好ましい。従って、これらを両立可能な範囲として、Ｘ値を０＜Ｘ≦０．６５の範囲とすることが好ましい。

第２ｐ型半導体層の組成については、組成式Ｚｎ_1-YＮｉ_YＯにおいて、Y＝１とする場合に限定されず、Ｙが１より小さい値（すなわちＺｎが含まれる組成）としてもよい。このように第２ｐ型半導体層には、少量のＺｎが添加されていても良い。少量のＺｎが存在しても、上記したような本発明の効果を期待することができる。

本発明の半導体素子は、例えば大画面のディスプレイ装置等における発光デバイスとしての利用が可能である。

１ｘ、１ 半導体素子
２ 下部電極
３ ｎ型半導体層（ＺｎＯ層）
４ａ 第１ｐ型半導体層（Ｚｎ_1-xＮｉ_xＯ層）
４ｂ 第２ｐ型半導体層（Ｚｎ_1-YＮｉ_YＯ層）
５ 上部電極
１０ ガラス基板

Claims (8)

1. ＺｎＯで構成されるｎ型半導体層と、
   Ｚｎ_1-XＮｉ_XＯ（０＜Ｘ＜１）で構成される第１ｐ型半導体層と、
   Ｚｎ_1-YＮｉ_YＯ（０＜Ｙ≦１）で構成される第２ｐ型半導体層を同順に積層してなり、
   Ｙ値がＸ値よりも大きい値である、
   半導体素子。
2. 前記第１ｐ型半導体層における、ＮｉＯの添加量が３０モル％以上１００モル％未満である、
   請求項１に記載の半導体素子。
3. 前記第１ｐ型半導体層を構成するＺｎ_1-XＮｉ_XＯにおいて、Ｘ値が０＜Ｘ≦０．６５の範囲である、
   請求項１に記載の半導体素子。
4. 前記第１ｐ型半導体層を構成するＺｎ_1-XＮｉ_XＯにおいて、Ｘ値が０．３≦Ｘ≦０．６５の範囲である、
   請求項１に記載の半導体素子。
5. 前記第１ｐ型半導体層を構成するＺｎ_1-XＮｉ_XＯにおいて、Ｘ値が０．４５≦Ｘ≦０．５５の範囲である、
   請求項１に記載の半導体素子。
6. 前記第２ｐ型半導体層を構成するＺｎ_1-YＮｉ_YＯにおいて、Ｙ値が１である、
   請求項１に記載の半導体素子。
7. 前記第１ｐ型半導体層の価電子帯のトップと前記ｎ型半導体層の価電子帯のトップとのオフセットが１ｅＶ未満である、
   請求項１に記載の半導体素子。
8. 前記第２ｐ型半導体層のホール濃度が１×１０¹⁷ｃｍ^-3以上である、
   請求項１に記載の半導体素子。

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